[实用新型]多内核芯片结构

说明书

本实用新型实施例提供一种多内核芯片结构，所述芯片结构具有N个内核，其中N为大于等于2的正整数，为每一个内核设置一个收发单元和一条用于向其他内核发送数据的数据总线；所述内核通过所述收发单元连接到所述发送数据的数据总线，所述内核通过所述收发单元连接到N‑1条其他内核发送数据的数据总线。采用本实用新型的技术方案，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。

技术领域

本实用新型实施例涉及集成电路领域，特别是涉及一种多内核芯片结构。

背景技术

ASIC(Application Specific Integrated Circuits)即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

随着科技的发展，越来越多的领域，比如人工智能、安全运算等都涉及大运算量的特定计算。针对特定运算，ASIC芯片可以发挥其运算快，功耗小等特点。同时，对于这些大运算量领域，为了提高数据的处理速度和处理能力，通常需要控制N个运算芯片同时进行工作。在ASIC芯片中需要设置多个内核(core)来同时进行运算，这些内核需要相互传输数据和命令，因此要支持任意两核互联；芯片内部的数据总线连线数量随着核数量增加而指数增加；但是由于芯片面积小，造成内核互联空间有限，芯片内多个内核往往是在比较狭长的空间进行数据总线布线设计，由于布线空间资源紧张，实际总线走线长度应尽量短,避免回绕占用布线资源。图1为现有技术中多核芯片数据总线布线结构的示意图，数据总线采用传统的环线拓扑结构，这种布线方式使得数据总线布线明显拥塞，并且要求总线需要最大程度并行，防止相互影响而降低带宽。

发明内容

本实用新型实施例提供一种多内核芯片结构，可以减少芯片连接内核数据总线的数量，节约芯片内部布线空间，减少数据总线之间的干扰，提高数据传输速度，增加带宽的利用率。

为达到上述目的，本实用新型提供如下技术方案：

根据本实用新型实施例的第一方面，提供一种多内核芯片结构，所述芯片结构具有N个内核，其中N为大于等于2的正整数，每一个内核设置一个收发单元和一条用于向其他内核发送数据的数据总线；所述每一个内核通过所述收发单元与所述发送数据的数据总线连接，所述每一个内核通过所述收发单元与N-1条其他内核发送数据的数据总线连接。

可选的是，所述收发单元包括N个管道节点PN，其中N个管道节点PN中的一个和所述发送数据的数据总线相连；剩余N-1个管道节点PN分别和所述N-1条其他内核发送数据的数据总线相连。

可选的是，连接所述发送数据的数据总线的管道节点PN用于获得内核要发送的数据，根据数据目的地址通过所述发送数据的数据总线发送给目的内核的管道节点PN。

可选的是，所述剩余N-1个管道节点PN用于根据所述其他内核发送数据的数据总线中传输的数据目的地址对数据进行转发或者获取操作；所述剩余N-1个管道节点PN将目的地址为本内核地址的数据进行获取并发送所述本内核。

可选的是，内核通过选择单元来选择要发送数据的管道节点PN。

可选的是，所述每一个内核通过所述收发单元向所述发送数据的数据总线发送数据，所述每一个内核通过所述收发单元从所述N-1条其他内核发送数据的数据总线上获取数据。