[实用新型]一种四相时钟分配电路

说明书

本实用新型涉及时钟分相技术领域，特别涉及一种四相时钟分配电路。本实用新型的四相时钟分配电路，包括分频器和至少四个锁定环电路，分频器的输入端连接待分频信号，分频器具有至少四个输出端，分频器的输出端分别与锁定环电路的输入端一一对应连接，锁定环电路的输出端分别与对应的ADC的输入端连接；分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的所述ADC；其中，相邻的两个精准时钟的相位差为90°。本实用新型的四相时钟分配电路，将分频器设置于锁定环电路之前，并将待分频信号直接输送给分频器，能够缩短建立四路时钟所花费的时间。

技术领域

本实用新型实施例涉及时钟分相技术领域，特别涉及一种四相时钟分配电路。

背景技术

时间交替采样系统是利用时域上的四片模数转换器(Analog-to-DigitalConverter，ADC)在不同的时刻以一个固定的时间间隔对同一输入模拟信号进行交替采样，相邻两片ADC的采样时钟保持同样的相位差，最后将每片ADC采集得到的信号按照采集顺序重新组合，得到一个总的数据输出，完成信号的采集。

在采集过程中，为了保证各片ADC分时、有序的工作，对四相时钟的精确分配成为了实现整个系统的关键技术之一。因此，四相时钟分配电路的稳定性和精确性直接影响时间交替采样系统采样数据的准确性。现有的四相时钟分配电路一般将分频器放在锁定环电路之后，导致建立四路时钟所花费的时间较长，并且精确性较低。

实用新型内容

本实用新型实施例提供了一种四相时钟分配电路，将分频器设置于锁定环电路之前，并将待分频信号直接输送给分频器，能够缩短建立四路时钟所花费的时间。

为了解决上述技术问题，本实用新型提供了如下的技术方案：

本实用新型提供了一种四相时钟分配电路，包括分频器和至少四个锁定环电路，分频器的输入端连接待分频信号，分频器具有至少四个输出端，分频器的输出端分别与锁定环电路的输入端一一对应连接，锁定环电路的输出端分别与对应的ADC的输入端连接；

分频器接收待分频信号并输出四路参考信号，各路参考信号经对应得锁定环电路处理后生成对应得精准时钟后，输送至对应的ADC；其中，相邻的两个精准时钟的相位差为90°。

进一步地，锁定环电路包括鉴相器、控制器、64位译码器、前置电路和数控延时电路，鉴相器的输入端与分频器的输出端连接，控制器的输入端分别与分频器的输出端和鉴相器的输出端连接，控制器的输出端与64位译码器的输入端连接，前置电路的输入端与分频器的输出端连接，数控延时电路的输入端分别与64位译码器的输出端和前置电路的输出端连接，数控延时电路的输出端与ADC的输入端连接。

进一步地，鉴相器的输入端还与数控延时电路的输出端连接。

进一步地，鉴相器包括第一D触发器、第二D触发器、第一与非门和取反电路，第一D触发器连接分频器的输出端，第二D触发器连接数控延时电路的输出端，第一D触发器和第二D触发器的输出端分别与第一与非门的输入端连接，第一与非门的输出端连接取反电路的输入端连接，取反电路的输出端与控制器的输入端连接。

进一步地，第一与非门的输出端还分别与第一D触发器和第二D触发器的输入端连接。

进一步地，鉴相器还包括第一或门和锁定判断电路，第一D触发器和第二D触发器的输出端还分别与第一或门的输入端连接，第一或门的输出端和取反电路的输出端分别与锁定判断电路的输入端连接，锁定判断电路的输出端与控制器的输入端连接。

进一步地，控制器包括六级依次串联的移位单元，移位单元包括第二或门和移位寄存器；

分频器的输出端与第一级移位单元的移位寄存器的输入端连接，其它各级移位单元的移位寄存器的输入端与上一级移位单元的移位寄存器的输出端连接；取反电路的输出端分别与各级移位单元的移位寄存器的输入端连接；