[实用新型]一种基于TO封装形式的串联式二极管器件有效
| 申请号: | 201820103476.1 | 申请日: | 2018-01-22 |
| 公开(公告)号: | CN207753008U | 公开(公告)日: | 2018-08-21 |
| 发明(设计)人: | 薛涛;关仕汉 | 申请(专利权)人: | 淄博汉林半导体有限公司 |
| 主分类号: | H01L25/07 | 分类号: | H01L25/07;H01L23/31 |
| 代理公司: | 淄博佳和专利代理事务所 37223 | 代理人: | 孙爱华 |
| 地址: | 255086 山东省淄博市高新技术*** | 国省代码: | 山东;37 |
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| 摘要: | |||
| 搜索关键词: | 二极管芯片 二极管芯片组 连接线 二极管器件 串联式 陶瓷片 覆铜 串联 半导体器件技术 芯片焊接部 首尾两端 依次串联 中芯片 叠放 料片 引脚 焊接 隔离 | ||
一种基于TO封装形式的串联式二极管器件,属于半导体器件技术领域。其特征在于:设置有至少一组二极管芯片组,每组二极管芯片组包括至少两颗所述的二极管芯片(2),在料片(1)的芯片焊接部设置有覆铜陶瓷片(3),二极管芯片组中至少一颗二极管芯片(2)焊接于覆铜陶瓷片(3)表面;每个二极管芯片组中的多颗二极管芯片(2)通过连接线依次串联,串联的多颗二极管芯片(2)的首尾两端分别通过连接线与不同的引脚(5)相连。在本基于TO封装形式的串联式二极管器件中,通过设置覆铜陶瓷片,将多颗二极管芯片进行隔离,因此通过连接线实现了多颗二极管芯片的串联,避免了现有技术中芯片叠放实现串联的各种弊端。
技术领域
一种基于TO封装形式的串联式二极管器件,属于半导体器件技术领域。
背景技术
TO封装形式的半导体器件是半导体器件领域最为常见的器件封装形式之一,其中用TO封装形式封装二极管芯片是二极管器件的一种常见形式。如图12~13所示,在现有技术中,TO封装形式的半导体器件包括料片1,在料片1的芯片焊接部分固定有二极管芯片2,还包括多条引脚5,引脚5通过铝线4按照预定的引脚定义与二极管芯片2的接线端连接,最后利用环氧树脂(图中未画出)将半导体芯片、料片1的芯片焊接部分(或料片1全部)以及引脚5的部分进行封装,形成半包(或全包)形式的TO封装的器件成品。
现有技术中,TO封装的二极管内部一般为单颗芯片(如图12所示)或两颗芯片并联(如图13所示)的形式,然而在实际应用中,经常遇到两颗二极管芯片2串联的情况。以肖特基二极管为例,目前肖特基二极管的最高反向耐压约为200V,因此如果需要在更高电压电路中使用肖特基二极管的快速回复功能则需要将多颗肖特基芯片串联实现。
然而现有技术中,为方便铝线4进行连线以及二极管芯片2与料片1进行固定,二极管芯片2与料片1的固定面为金属银材质,与铝线4的接线面为金属铝材质,而由于金属铝材质无法与焊锡实现焊接,因此现有技术中无法使用常规的焊锡方法实现两颗二极管芯片2的串联。目前常规的解决方法是使用一颗双面镀银的芯片,然后叠放一颗常规的一面镀银另一面镀铝的芯片实现两个芯片的串联,但是该种解决方法需要使用两颗不同的芯片,在一定程度上提高了成本,同时两个芯片在焊接时对两个芯片结合面的重合度要求较高,不可出现气孔以避免出现产品缺陷,因此对工艺的要求较高。
发明内容
本实用新型要解决的技术问题是:克服现有技术的不足,提供一种通过设置覆铜陶瓷片,将多颗二极管芯片进行隔离,因此通过连接线实现了多颗二极管芯片的串联,避免了现有技术中芯片叠放实现串联的各种弊端的基于TO封装形式的串联式二极管器件。
本实用新型解决其技术问题所采用的技术方案是:该基于TO封装形式的串联式二极管器件,包括料片,在料片的芯片焊接部固定有二极管芯片,二极管芯片包括焊接面和打线面,焊接面与料片的芯片焊接部焊接,打线面通过连接线与引脚连接,其特征在于:设置有至少一组二极管芯片组,每组二极管芯片组包括至少两颗所述的二极管芯片,在料片的芯片焊接部设置有与每组二极管芯片组对应的覆铜陶瓷片,二极管芯片组中至少一颗二极管芯片通过其焊接面焊接于覆铜陶瓷片表面;每个二极管芯片组中的多颗二极管芯片通过连接线依次串联,串联的多颗二极管芯片的首尾两端分别通过连接线与不同的引脚相连。
优选的,设置有两组所述的二极管芯片组,每组二极管芯片组中包括两颗所述的二极管芯片,所述的覆铜陶瓷片表面设置有四个独立的焊接区,两组二极管芯片组中的每片二极管芯片一一焊接于覆铜陶瓷片相应的表面的焊接区。
优选的,在任意一组所述的二极管芯片组中,第一条连接线一端焊接在第一颗二极管芯片的打线面上,另一端与第一个引脚连接;第二条连接线一端连接第二颗二极管芯片的打线面,另一端连接与第一颗二极管芯片对应的覆铜陶瓷片;第三条连接线一端连接与第二颗二极管芯片对应的覆铜陶瓷片的表面的焊接区,另一端连接第二个引脚;两组二极管芯片组共用所述的第二个引脚。
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