[发明专利]可编程逻辑器件的可编程逻辑结构可访问的扇区对齐存储器在审
| 申请号: | 201811508762.7 | 申请日: | 2018-12-11 |
| 公开(公告)号: | CN110033809A | 公开(公告)日: | 2019-07-19 |
| 发明(设计)人: | S·J·韦伯;S·R·阿特萨特;R·P·古塔拉;A·R·达苏 | 申请(专利权)人: | 英特尔公司 |
| 主分类号: | G11C16/10 | 分类号: | G11C16/10;G11C16/34;G11C5/06 |
| 代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 张立达;王英 |
| 地址: | 美国加*** | 国省代码: | 美国;US |
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| 摘要: | |||
| 搜索关键词: | 扇区 对齐 可编程逻辑结构 存储器 可编程逻辑器件 集成电路管芯 直接访问 组数据 存储器集成电路 可编程逻辑 电路设计 快速处理 可访问 编程 存储 | ||
1.一种集成电路器件,包括:
可编程逻辑结构,其设置在第一集成电路管芯上,其中,所述可编程逻辑结构包括可编程逻辑结构的第一扇区和可编程逻辑结构的第二扇区,其中,可编程逻辑结构的所述第一扇区被配置为用对第一组数据进行操作的电路设计来编程;以及
扇区对齐存储器,其设置在第二集成电路管芯上,其中,所述扇区对齐存储器包括可由可编程逻辑结构的所述第一扇区直接访问的、扇区对齐存储器的第一扇区和可由可编程逻辑结构的所述第二扇区直接访问的、扇区对齐存储器的第二扇区,其中,扇区对齐存储器的所述第一扇区被配置为存储所述第一组数据。
2.如权利要求1所述的集成电路器件,其中:
所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠;并且
可编程逻辑结构的所述第一扇区与扇区对齐存储器的所述第一扇区对齐。
3.如权利要求1或2所述的集成电路器件,其中,可编程逻辑结构的所述第一扇区包括具有第一存储器容量的结构内存储器,其中,扇区对齐存储器的所述第一扇区具有大于或等于所述第一存储器容量的第二存储器容量。
4.如权利要求3所述的集成电路器件,其中,所述第二存储器容量大于或等于所述第一存储器容量的100倍。
5.如权利要求1、2、3或4所述的集成电路器件,其中,可编程逻辑结构的所述第一扇区包括结构内存储器,所述结构内存储器被配置为用来自所述扇区对齐存储器的数据来写入。
6.如权利要求5所述的集成电路器件,其中,所述结构内存储器被配置为以流水线方式用来自所述扇区对齐存储器的数据来写入。
7.如权利要求1、2、3、4、5或6所述的集成电路器件,其中,可编程逻辑结构的所述第一扇区包括具有第一存储器容量的第一组配置存储器,其中,扇区对齐存储器的所述第一扇区具有大于或等于所述第一存储器容量的第二存储器容量。
8.如权利要求1、2、3、4、5、6或7所述的集成电路器件,其中,扇区对齐存储器的所述第一扇区被配置为可由可编程逻辑结构的所述第一扇区并行访问,而扇区对齐存储器的所述第二扇区可由可编程逻辑结构的所述第二扇区访问。
9.一种可编程逻辑器件,包括:
可编程逻辑结构的第一扇区,其设置在第一集成电路管芯中,其中,可编程逻辑结构的所述第一扇区包括由相应的第一组配置存储器单元控制的第一组可编程逻辑元件;
可编程逻辑结构的第二扇区,其设置在所述第一集成电路管芯中,其中,可编程逻辑结构的所述第二扇区包括由相应的第二组配置存储器单元控制的第二组可编程逻辑元件;
扇区对齐存储器的第一扇区,其设置在第二集成电路管芯中,其中,所述扇区对齐存储器的所述第一扇区经由第一物理连接而连接到可编程逻辑结构的所述第一扇区;以及
所述扇区对齐存储器的第二扇区,其设置在所述第二集成电路管芯中,其中,所述扇区对齐存储器的所述第二扇区经由不同于所述第一物理连接的第二物理连接而连接到可编程逻辑结构的所述第二扇区。
10.如权利要求9所述的可编程逻辑器件,其中:
所述第一集成电路管芯和所述第二集成电路管芯垂直堆叠;并且
可编程逻辑结构的所述第一扇区与所述扇区对齐存储器的所述第一扇区对齐;并且
可编程逻辑结构的所述第二扇区与所述扇区对齐存储器的所述第二扇区对齐。
11.如权利要求9或10所述的可编程逻辑器件,其中,所述第一物理连接和所述第二物理连接被配置为使得能够在所述扇区对齐存储器的所述第一扇区与所述可编程逻辑结构的所述第一扇区之间进行第一数据传输,所述第一数据传输与在扇区对齐存储器的所述第二扇区与所述可编程逻辑结构的所述第二扇区之间的第二数据传输并行。
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