[发明专利]一种全数字低压低功耗钟控电压比较器

权利要求书

1.一种全数字低压低功耗钟控电压比较器，其特征在于，包括：反相器(INV)、延迟线(DL)、电源输入端(VDD)、接地端(GND)、时钟信号端(CK)、同相电压输入端(VIP)、反相电压输入端(VIN)、同相电压输出端(OUTP)、反相电压输出端(OUTN)；其中，

所述时钟信号端(CK)的输出端分别与所述反相器(INV)的输入端、所述延迟线(DL)连接，所述延迟线(DL)分别与所述同相电压输入端(VIP)、所述反相电压输入端(VIN)连接，所述电源输入端(VDD)分别与所述反相器(INV)、所述延迟线(DL)连接，所述接地端(GND)分别与所述反相器(INV)、所述延迟线(DL)连接，所述反相器(INV)的输出端连接反相时钟信号端(CKB)的输入端；

所述反相器(INV)包括：反相器输入端(INI)、反相器输出端(OI)、电源输入端(VDD)、接地端(GND)、第一NMOS晶体管(NINV)、第一PMOS晶体管(P1NV)；其中，

所述第一PMOS晶体管(PINV)的源极与所述电源输入端(VDD)连接，所述第一PMOS晶体管(PINV)的漏极分别与所述第一NMOS晶体管(NINV)的漏极、所述反相器输出端(OI)连接，所述第一NMOS晶体管(NINV)的漏极与所述反相器输出端(OI)连接，所述第一PMOS晶体管(PINV)的栅极分别与所述第一NMOS晶体管(NINV)的栅极、所述反相器输入端(INI)连接，所述第一NMOS晶体管(NINV)的栅极与所述反相器输入端(INI)连接，所述第一NMOS晶体管(NINV)的源极与所述接地端(GND)连接；

所述延迟线(DL)包括：同相输出延迟线(DLP)和反相输出延迟线(DLN)；其中，

所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与所述反相器输出端(OI)连接，所述同相输出延迟线(DLP)的输出端分别与所述反相输出延迟线(DLN)的输出端、所述同相电压输出端(OUTP)连接，所述同相输出延迟线(DLP)的输入端分别与所述反相输出延迟线(DLN)的输入端、所述反相电压输出端(OUTN)的输出端连接，所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与所述时钟信号端(CK)连接，所述同相输出延迟线(DLP)、所述反相输出延迟线(DLN)均与所述同相电压输入端(VIP)连接，所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与反相电压输入端(VIN)连接；

所述同相输出延迟线(DLP)包括：第一与非门(NANDP)、第一延迟单元(D1P)、第二延迟单元(D2P)；其中，

所述第一与非门(NANDP)的输出端与所述第一延迟单元(D1P)的输入端连接，所述第一延迟单元(D1P)的输出端与所述第二延迟单元(D2P)的输入端连接，所述第一与非门(NANDP)的输入端分别与所述第二延迟单元(D2P)的输入端、所述反相输出延迟线(DLN)的输入端、所述反相电压输出端(OUTN)连接，所述第二延迟单元(D2P)的输出端分别与所述反相输出延迟线(DLN)的输出端、所述同相电压输出端(OUTP)连接，所述第一延迟单元(D1P)、所述第二延迟单元(D2P)均与所述同相电压输入端(VIP)、所述反相电压输入端(VIN)、时钟信号端(CK)、所述反相器输出端(OI)连接；

所述第一延迟单元(D1P)包括：第一输入控制端(APD1)、第二输入控制端(BPD1)、第三输入端(INPD1)、第二输出端(OPD1)、第一同相时钟端(CLK1)、第一反相时钟端(CLKB1)、电源输入端(VDD)、接地端(GND)、第四NMOS晶体管(NP1)、第五NMOS晶体(NP2)、第六NMOS晶体(NP3)、第七NMOS晶体(NP4)、第八NMOS晶体(NP5)、第四PMOS晶体管(PP1)、第五PMOS晶体管(PP2)、第六PMOS晶体管(PP3)、第七PMOS晶体管(PP4)、第八PMOS晶体管(PP5)；其中，

所述第一输入控制端(APD1)与所述同相电压输入端(VIP)连接，所述第二输入控制端(BPD1)与所述反相电压输入端(VIN)连接，所述第一同相时钟端(CLK1)与所述时钟信号端(CK)连接，所述第一反相时钟端(CLKB1)与所述反相器输出端(OI)连接，所述第三输入端(IAPD1)与第一输出端(OP)连接，所述第二输出端(OPD1)与所述第二延迟单元(D2P)连接；

所述第四PMOS晶体管(PP1)的源极分别与所述第六PMOS晶体管(PP3)的源极、所述第八PMOS晶体管(PP5)的源极、所述电源输入端(VDD)连接，所述第四PMOS晶体管(PP1)的漏极与所述第五PMOS晶体管(PP2)的源极连接，所述第四PMOS晶体管(PP1)的栅极分别与所述第四NMOS晶体管(NP1)的栅极、所述第一输入控制端(APD1)连接，所述第五PMOS晶体管(PP2)的漏极分别与所述第五NMOS晶体(NP2)的漏极、所述第七NMOS晶体(NP4)的栅极、所述第七PMOS晶体管(PP4)的栅极、所述第八NMOS晶体(NP5)的漏极连接，所述第五PMOS晶体管(PP2)的栅极分别与所述第五NMOS晶体(NP2)的栅极、所述第三输入端(INPD1)连接，所述第六PMOS晶体管(PP3)的漏极与所述第七PMOS晶体管(PP4)的源极连接，所述第六PMOS晶体管(PP3)的栅极分别与所述第六NMOS晶体(NP3)的栅极、所述第二输入控制端(BPD1)连接，所述第七PMOS晶体管(PP4)的漏极分别与所述第七NMOS晶体(NP4)的漏极、所述第八PMOS晶体管(PP5)的漏极、所述第二输出端(OPD1)连接，所述第八PMOS晶体管(PP5)的栅极与所述第一同相时钟端(CLK1)连接，所述第四NMOS晶体管(NP1)的漏极与所述第五NMOS晶体(NP2)的源极连接，所述第四NMOS晶体管(NP1)的源极分别与所述第六NMOS晶体(NP3)的源极、所述第八NMOS晶体(NP5)的源极、所述接地端(GND)连接，所述第六NMOS晶体(NP3)的漏极与所述第七NMOS晶体(NP4)的源极连接，所述第八NMOS晶体(NP5)的栅极所述第一反相时钟端(CLKB1)连接。