[发明专利]一种SOI工艺中MOS电容测试结构及其实现方法

说明书

本发明公开了一种SOI工艺中MOS电容测试结构及其实现方法，所述结构包括：多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；伪MOS电容，用于测量栅极焊盘到其他焊盘的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容，通过本发明，可在减小占用wafer面积的同时保持测量MOS电容的精确度。

技术领域

本发明涉及MOS电容测试技术领域，特别是涉及一种SOI(Silicon-On-Insulator，即绝缘衬底上的硅)工艺中MOS电容测试结构及其实现方法。

背景技术

如图1所示，现有MOS电容测试电路都是一种MOS电容结构对应一个伪MOS电容。如图2所示，测试时从金属连线和MOS的连接处断开内连接线(interconnection)来测量MOS电容的寄生电容(Parasitic Capacitance，Pad和连线引入的额外电容)，以把金属连线引入的额外电容和MOS本征电容分开。

用户布线时会设计出不同结构的MOS电容，这些不同结构的MOS电容的最主要的区别是内连接线形状不同以及内连接线与离器件的距离不同，图3示出三种结构，每种结构都有4个连接焊盘：栅极G、漏极D、源极S以及体端B，最中间为MOS电容的MOS管区，栅极G到MOS管布设有第一内连接线，漏极D到MOS管布设有第二内连接线，源极S到MOS管布设有第三内连接线，体端B到MOS管布设有第四内连接线，栅极G到MOS管的第一内连接线的形状以及其到MOS管的漏极焊盘D的距离是产生寄生电容的关键所在，从上到下三种结构的第一内连接线离MOS电容的MOS管的漏极焊盘D的距离依次为102.595、32.525、7um，三种结构的内连接线的形状也不尽相同，这会产生不同的寄生电容。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种SOI工艺中MOS电容测试结构及其实现方法，以减小占用wafer面积的同时保持评估MOS电容的精确度。

为达上述及其它目的，本发明提出一种SOI工艺中MOS电容测试结构，包括

多个MOS电容，各MOS电容用于模拟用户设计的MOS电容；

伪MOS电容，用于测量栅极焊盘到其他焊盘的寄生电容，以利用同一个伪MOS电容结构去除所有MOS电容的寄生电容。

优选地，每个MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到所述MOS管区间的第一内连接线、漏极D连接焊盘到所述MOS管区间的第二内连接线、源极连接焊盘S到MOS管区间的第三内连接线、体端连接焊盘B到MOS管区间的第四内连接线组成。

优选地，所述伪MOS电容由MOS电容的MOS管区、栅极G连接焊盘、漏极D连接焊盘、源极S连接焊盘、体端B连接焊盘以及栅极G连接焊盘到MOS管区间的第一伪内连接线、漏极D连接焊盘到MOS管区间的第二伪内连接线、源极连接焊盘S到MOS管区间的第三伪内连接线、体端连接焊盘B到MOS管区间的第四伪内连接线组成。

优选地，所述第一、第二、第三、第四伪内连接线在与MOS管区相连处断开。

优选地，该多个MOS电容的栅极焊盘以及栅极焊盘到MOS管区的第一内连接线形状设置为基本相同以保证寄生电容基本相似。

优选地，各MOS电容/伪MOS电容的栅极G的连接焊盘以及栅极G的连接焊盘到MOS管区间的第一内连接线/第一伪内连接线不变，MOS管区的宽/长/叉指根据不同情况设置。