[发明专利]3D存储器件及其制造方法

权利要求书

1.一种3D存储器件，包括:

半导体衬底；

栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连；以及

第一电连接结构，位于所述沟道柱上，用于和位线相连；

所述3D存储器件还包括多个导电柱以及位于所述导电柱上的第二电连接结构，

其中，所述多个导电柱贯穿所述栅叠层结构，与所述半导体衬底电相连，并分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电，

在位于同行的所述导电柱与所述沟道柱的延伸方向上：位于所述沟道柱上的第一电连接结构与位于所述导电柱上的第二电连接结构沿着与所述延伸方向的垂直方向错开、位于所述导电柱上的所述第二电连接结构与同一源线相连，

在同行的所述导电柱与所述沟道柱上，所述第二电连接结构与所述第一电连接结构在沿着与所述延伸方向的垂直方向上相距第一间距、所述源线与所述第一电连接结构在沿着与所述延伸方向的垂直方向上相距第二间距，其中，所述第二间距大于所述第一间距。

2.根据权利要求1所述的3D存储器件，其中，同行的所述第二电连接结构位于同行的所述第一电连接结构的一侧。

3.根据权利要求2所述的3D存储器件，其中，所述第二电连接结构位于所述导电柱的边缘处。

4.根据权利要求3所述的3D存储器件，其中，所述导电柱包括导电芯部与围绕所述导电芯部的绝缘层，

其中，所述导电芯部与所述半导体衬底接触，并通过所述绝缘层与所述多个栅极导体层隔开。

5.根据权利要求4所述的3D存储器件，其中，所述多个沟道柱呈阵列排布，每列沟道柱与相邻列的沟道柱交错排布。

6.根据权利要求5所述的3D存储器件，其中，每隔两行沟道柱设置一组导电柱，

在每组所述导电柱中，每隔两列沟道柱设置一个导电柱。

7.根据权利要求6所述的3D存储器件，其中，每个所述导电柱周围具有一组沟道柱，

所述一组沟道柱呈菱形分布。

8.根据权利要求7所述的3D存储器件，其中，所述一组沟道柱的数量包括8个。

9.根据权利要求6所述的3D存储器件，其中，每个所述导电柱周围具有一组沟道柱，

所述一组沟道柱六边形分布。

10.根据权利要求9所述的3D存储器件，其中，所述一组沟道柱的数量包括6个。

11.一种制造3D存储器件的方法，包括：

在半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；

贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱；

在所述沟道柱上形成第一电连接结构，用于与位线相连；

贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个导电柱，所述多个导电柱分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电；

在所述导电柱上形成第二电连接结构；以及

在所述第二电连接结构上形成源线，

其中，在位于同行的所述导电柱与所述沟道柱的延伸方向上：位于所述沟道柱上的第一电连接结构与位于所述导电柱上的第二电连接结构沿着与所述延伸方向的垂直方向错开、位于所述导电柱上的所述第二电连接结构与同一源线相连，

在同行的所述导电柱与所述沟道柱上，所述第二电连接结构与所述第一电连接结构在沿着与所述延伸方向的垂直方向上相距第一间距、所述源线与所述第一电连接结构在沿着与所述延伸方向的垂直方向上相距第二间距，其中，所述第二间距大于所述第一间距。