[发明专利]串行等效的FPGA并行布局方法

说明书

本发明属于电子设计技术领域，具体为一种串行等效的FPGA并行布局方法。本发明将布局过程中的一次单元移动，分成提出、评估、终结三个阶段，由主线程执行耗时很少的提出和终结阶段，而评估阶段最为耗时，采用多个子线程并行评估多个单元移动，以提高布局速度。本发明通过主线程的任务切换来解决并行带来的单元移动间的冲突问题，该策略不会带来数据损失。本发明通过数据存储的并行架构设计，保证数据流动和串行布局相同。本发明中，最终的并行布局结果与串行相同，在布局质量没有损失的前提下，大大加快布局速度。

技术领域

本发明属于电子设计技术领域，具体涉及串行等效的FPGA并行布局方法。

背景技术

现场可编程逻辑门阵列FPGA(Field Programmable Gate Array)是目前应用最为广泛的可编程硬件，相比ASIC电路，FPGA具有开发周期短、成本低的优点。FPGA在使用的过程中，需要借助CAD工具，将用户使用的语言如Verilog等，转变为可以下载到FPGA开发边上的位流。一个典型的FPGA CAD流程包括：综合、打包、布局、布线、位流生成等。

其中，布局是整个CAD流程的重要环节，随着半导体技术的发展，单个FPGA片上的资源的种类和容量越来越大，CAD工具的计算需求增速大约是单个CPU性能增速的4倍左右，这使得布局的运行时间问题越来越严峻，一些大规模电路的布局时间在数小时甚至数天左右。

解决运行时间问题的一个有效措施是将传统的布局算法并行化，目前已提出的并行方法中，布局结果的不确定和并行带来的质量损失是很难克服的问题。因此，需要提出一种实用的FPGA并行布局方法，其结果是要是确定的，并且相对于并行布局没有明显的质量损失。

参考文献：

[1] J.~B. Goeders, et al.: ``Deterministic timing-driven parallelplacement by simulated annealing using half-box window decomposition,''Reconfigurable Computing and FPGAs (2011) 41.

[2] J.~Rose, et al.: ``The VTR project: architecture and CAD forFPGAs from verilog to routing,''Proceedings of the ACM/SIGDA internationalsymposium on Field Programmable Gate Arrays. ACM (2012) 77.

[3] S.~Birk, et al.: ``Parallelizing FPGA placement usingtransactional memory,''

Field-Programmable Technology (2010) 61.

[4] M.~An, et al.: ``Speeding up fpga placement: Parallel algorithmsand methods,''

Field-Programmable Custom Computing Machines (2014) 178。

发明内容

本发明的目的在于提供一种大容量的串行等效FPGA的并行布局方法，在并行布局结果与串行布局相同的前提下，加快布局速度。

本发明提供的串行等效FPGA的并行布局方法，基于传统模拟退火的布局思想，传统的模拟退火布局，具体步骤如下：

步骤一，对输入的电路网表进行初始化布局；

步骤二，根据得到的初始化布局，计算初始温度T=T_O；