[发明专利]DRAM中增加的刷新间隔和能量效率

说明书

本文描述的技术一般地包括与具有显著降低的刷新能量使用的DRAM设备的设计和操作有关的方法和系统。用于设计DRAM的方法基于所述DRAM中的存储器单元的测定或预测的故障概率来针对能量效率优化或以其他方式改进DRAM。DRAM可被配置为以增加后刷新间隔工作，从而降低DRAM刷新能量，但是导致DRAM中的存储器单元的可预测部分过快泄漏电能而不能保持数据。DRAM被进一步配置由选定数量的备用存储器单元，用于替代“泄漏的”存储器单元，从而DRAM以增加后刷新间隔工作可以实现DRAM容量极小减少或者无减少。

本申请为申请日是2013年9月1日、申请号是201380079300.7(PCT/US2013/057757)、发明名称为“DRAM中增加的刷新间隔和能量效率”的中国申请的分案申请。

技术领域

本公开涉及动态随机存取存储器(DRAM)中增加的刷新间隔和能量效率。

背景技术

除非在此处进行说明，否则该部分所描述的材料不是本申请权利要求的现有技术并且不因包含在该部分中而承认是现有技术。

存在趋向包括相对大量处理器核的大规模芯片多处理器的趋势，在不久的将来预计核计数高达数百或数千。对于具有高并行性级的应用而言，诸如其中同时执行多个计算或者彼此并行地执行多个计算的应用，这些处理器能够大幅减少处理时间。然而，随着该趋势继续，在高核计数芯片多处理器中全部处理器核的高效使用会变得更难，因为在不使得由于芯片多处理器中的泄漏电流导致的静态功耗成指数增加的情况下不再能使得阈值电压按比例下调。结果，在每一未来一代的技术中，可供高核计数芯片多处理器中的每个核使用的功率预算被设计成降低。该情形导致称为“功率墙”、“效用墙”或“暗硅”的现象，其中高核计数芯片多处理器的越来越多的部分不能以全频率被供电或者根本不能被供电。因此，这种芯片多处理器中的性能改进主要依能量效率而定，例如，性能/瓦特或运转/焦耳。

发明内容

根据本公开的至少一些实施例，设计存储器芯片的方法包括：确定易失性存储器阵列的部分的故障概率，所述部分包括多个存储器单元。该方法可以进一步包括：基于故障概率，确定易失性存储器阵列的改进的能量使用和存储器容量开销，以及基于改进的存储器容量开销且根据基于所述改进的能量使用的易失性存储器阵列的刷新间隔来确定包含在易失性存储器阵列中的备用存储器单元的数量。

根据本公开的至少一些实施例，一种改进包括易失性存储器单元的存储器芯片的性能的方法包括：将所述存储器芯片的操作刷新间隔改成增加的刷新间隔，所述增加的刷新间隔的持续时间比所述操作刷新间隔长，将所述存储器芯片中包括以增加的刷新间隔不能操作的至少一个存储器单元的易失性存储器单元组的数量量化，以及基于存储器芯片中的可用备用存储器单元组的数量以及基于量化的数量来选择所述存储器芯片的特定刷新间隔。

根据本公开的至少一些实施例，一种装置包括存储器单元阵列和存储器控制器。存储器单元被布置到多组存储器单元中，多组包括至少一组备用存储器单元。存储器控制器与多组耦合且被配置为识别所述多组中包括以第一刷新间隔能操作且以第二刷新间隔不能操作的存储器单元的至少一组存储器单元，所述第二刷新间隔的持续时间比第一刷新间隔长。存储器控制器被进一步配置为将识别的至少一组标记为有故障且用至少一组备用存储器单元替代标记的至少一组以便以第二刷新间隔操作。

前面的概述仅仅是示例性的，而不意在以任何方式进行限制。通过参考附图以及下面的详细说明，除了上文所描述的示例性的方案、实施例和特征之外，另外的方案、实施例和特征将变得清晰可见。

附图说明

通过下面结合附图给出的详细说明和随附的权利要求，本公开的前述特征以及其它特征将变得更加清晰。这些附图仅描绘了依照本公开的多个实施例，因此，不应视为对本发明范围的限制。将通过利用附图结合附加的具体描述和细节对本公开进行说明。

图1示出了本公开的一些实施例的示例的动态随机存取存储器(DRAM)的示意图；