[发明专利]一种基于FPGA的多路高速AD数据采集和存储系统

说明书

本发明提供了一种基于FPGA的多路高速AD数据采集和存储系统，包括：数据接收母板,高速AD采集子板,存储板,CPU板及底板；本发明在使用JESD204B接口的基础上同步且高采样率的多路AD采样，同时提供足够的传输、存储带宽保证采集到的数据的持续存储，使用同一个FPGA给多个AD发送同步信号，以达到同步的效果；使用多块SSD组成存储板，使用多个存储板共同存储的技术方案达到连续存储所需的带宽指标，满足了多路高速AD采样中的多路同步、高速采样、高速存储三个目标，在高采样率高精度的同时也不牺牲存储时间，具有采样率高，存储容量大，同步性好等优点。

技术领域

本发明涉及高速信号数据采集和存储领域，尤其是在文件系统存储方面，具体涉及一种基于FPGA的多路高速AD数据采集和存储系统。

背景技术

AD采样技术广泛应用于航空航天、雷达、通信等领域。随着技术水平的提高，高采样率和采样精度的AD采样芯片使用越来越多，随之而来的是对数据传输速率、存储带宽、存储容量的更高需求。由于并行传输的码间串扰、同步问题等因素，高速AD采样芯片的数据传输已经逐渐从并行传输发展为高速串行传输，比较常用的AD高速串行接口是JESD204B接口,理论上仅仅单个JESD204B通道即可传输5.4GSPS的采样率16bit采样精度的数据。

高速AD的数据采集存储的一个关键是高采样率下的数据接收。一个完整的JESD204B通道含8路高速串行通路，总传输速率可达12.8GB/s。在使用不止一个AD或者使用多通道AD芯片时，对于接收端来说会有多个JESD204B通道，需要让多个JESD204B通道同步且完整的接收和存储采样的数据。

高速AD的数据采集存储的另一个关键是多路高采样率下的数据存储，如果不能解决多路高速AD采集产生的快速数据的存储问题，只能选择牺牲采样率或者降低采样精度来保证数据的连续存储。使用大量DDR缓存是一种解决方案，但由于数据速率极快，16G的DDR3缓存也只能缓存单路JESD204B通道1秒钟的数据。而单一固态存储的速度约为500MB/s，远远达不到要求。因此，针对目前的技术问题，就需要一种高容量、高存储带宽的存储解决方案。

发明内容

本发明要解决的技术问题是提供一种高速AD的数据采集存储系统，目的在于实现多通道、高采样率的AD采集和存储。

为实现上述目的，本发明采取以下技术方案：

一种基于FPGA的多路高速AD数据采集和存储系统，其特征在于，包括：

数据接收母板,高速AD采集子板,存储板,CPU板，底板；

所述数据接收母板由一块FPGA、时钟晶振、超低抖动合成器、DDR3颗粒及外围电路组成；数据接收母板为所述高速AD采集子板提供时钟和同步信号，通过高速串行接口接收采集数据，通过其上的板载DDR3缓存和同步数据，通过高速串行接口与存储板进行数据交互，通过其上的PCIE接口连接PC板用于查看数据及接收命令；

所述高速AD采集子板由AD芯片及其外围控制电路组成；

所述存储板由一块FPGA芯片、DDR3颗粒、至少12块SATA3.0接口的SSD组成，每块存储板与数据接收母板有至少4路4x SRIO连接，并通过以太网与所述底板的板载路由器连接；

所述CPU板为一台板载计算机，通过通用高速串行接口同所述数据接收母板连接，并通过以太网连接底板的板载路由器来连接所述各存储板；

所述底板包括数据通路和板载路由器，所述数据接收母板、存储板和CPU板均插在所述底板上。

优选的，所述高速AD采集子板的数量为N个,其中1≤N≤G/40取整数，G为所述数据接收母板所选FPGA中的高速串行收发器的数量；所述存储板数量为N的两倍。