[发明专利]用于有符号字的双复数与复共轭乘法的系统、装置和方法

权利要求书

1.一种装置，包括：

解码器，用于对指令解码，所述指令具有用于第一紧缩数据源操作数、第二紧缩数据源操作数和紧缩数据目的地操作数的字段，以及

执行电路，用于执行经解码的指令以：

将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的多个紧缩数据元素位置的数据值复用至至少一个乘法器电路，所述第一紧缩数据源操作数和所述第二紧缩数据源操作数包括多个复数对，每个复数对包括在所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的共享紧缩数据元素位置处的数据值；

计算第二复数的复共轭与第一复数的乘积的实部和虚部；以及

将所述实部存储到所述目的地操作数中的第一紧缩数据元素位置，并且将所述虚部存储到所述目的地操作数中的第二紧缩数据元素位置。

2.如权利要求1所述的装置，其特征在于，所述第一紧缩数据源操作数是紧缩数据寄存器，并且所述第二紧缩数据源操作数是存储器位置。

3.如权利要求1所述的装置，其特征在于，所述第一紧缩数据源操作数是紧缩数据寄存器，并且所述第二紧缩数据源操作数是紧缩数据寄存器。

4.如权利要求1所述的装置，其特征在于，为了计算第二复数的复共轭与第一复数的乘积的实部，所述执行电路进一步用于：

将每个复数对的乘积的实部和虚部输出至加法器网络以计算实结果和虚结果。

5.如权利要求1所述的装置，其特征在于，所述紧缩数据目的地操作数是紧缩数据寄存器，并且所述第一紧缩数据元素位置是所述紧缩数据寄存器的较低16位，并且所述第二紧缩数据元素位置是所述紧缩数据寄存器的下一16位。

6.如权利要求1所述的装置，其特征在于，执行电路用于执行经解码的指令以进一步：

舍入所述第二复数的复共轭与所述第一复数的乘积的实部；以及

舍入所述第二复数的复共轭与所述第一复数的乘积的虚部。

7.如权利要求6所述的装置，其特征在于，用于所述乘积的实部和虚部的舍入类型使用一个或多个控制位来选择。

8.如权利要求7所述的装置，其特征在于，所述舍入类型包括截断、收敛舍入或向上舍入中的至少一个。

9.一种方法，包括：

对指令解码，所述指令具有用于第一紧缩数据源操作数、第二紧缩数据源操作数和紧缩数据目的地操作数的字段，以及

由执行电路执行经解码的指令以：

将来自所述第一紧缩数据源操作数和所述第二紧缩数据源操作数中的多个紧缩数据元素位置的数据值复用至至少一个乘法器电路，所述第一紧缩数据源操作数和所述第二紧缩数据源操作数包括多个复数对，每个复数对包括在所述第一紧缩数据源数据操作数和所述第二紧缩数据源操作数中的共享紧缩数据元素位置处的数据值；

计算第二复数的复共轭与第一复数的乘积的实部和虚部；以及

将所述实部存储到所述目的地操作数中的第一紧缩数据元素位置，并且将所述虚部存储到所述目的地操作数中的第二紧缩数据元素位置。

10.如权利要求9所述的方法，其特征在于，所述第一紧缩数据源操作数是紧缩数据寄存器，并且所述第二紧缩数据源操作数是存储器位置。

11.如权利要求9所述的方法，其特征在于，所述第一紧缩数据源操作数是紧缩数据寄存器，并且所述第二紧缩数据源操作数是紧缩数据寄存器。

12.如权利要求9所述的方法，其特征在于，为了计算第二复数的复共轭与第一复数的乘积的实部，所述执行电路进一步用于：

将每个复数对的乘积的实部和虚部输出至加法器网络以计算实结果和虚结果。