[发明专利]一种全数字锁相环及其快速锁相方法

说明书

本发明公开了一种全数字锁相环及其快速锁相方法，其中，所述快速锁相方法通过检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。

技术领域

本发明涉及锁相环技术领域，特别涉及一种全数字锁相环及其快速锁相方法。

背景技术

锁相环(Phase-Locked Loop，PLL)是一个能对输入信号进行自动跟踪的负反馈控制电路。所谓锁相，顾名思义，就是利用输入与输出信号之间的相位差进行相位地自动调节，以使输出信号的频率自动跟踪输入信号的频率，从而最终完成两个信号之间相位同步与频率自动跟踪的功能。锁相技术是一项重要的自动反馈控制技术，它在许多领域得到了广泛应用，如仪器仪表、通信以及数字信号处理等。

当前全集成收发机SOC正在向多模、多功能、低电压和低功耗方向快速发展，采用晶体管特征尺寸不断减小的先进CMOS工艺已经成为当前射频集成电路设计的一种主流的选择，其优势不仅在于有截止频率更高的器件可供选用，还有利于系统集成度的进一步提高，在同一个芯片上能布置更多的模块来完成更多的功能。但是随着核心器件电源电压的不断降低，作为其中关键模块的锁相环频率综合器的设计难度也在不断加大，需要应对的新问题、新挑战也在不断出现。特别是如何实现高集成度、高频谱纯净度、高频率分辨率、宽输出频率覆盖范围以及快速锁定的锁相环频率综合器已经成为制约集成无线通信系统性能提升的一个瓶颈问题。这一问题作为射频集成电路设计师所要面对的共同挑战，吸引了学术界和工业界广泛关注，已经成为一个热点研究方向。

目前，应用于快速锁定的技术有很多种，例如提高参考时钟频率、环路带宽自适应技术、前馈补偿技术以及频率控制字预置技术等等，这些现有传统结构的全数字锁相环（ADPLL）的锁定时间与输出的频率范围、滤波器带宽、目标频率和频率精度有关，输出频率范围越大，滤波器带宽越小，目标频率离起始频率越远，频率精度越高，则锁定时间越长，因此限制了快速锁相技术的发展。

因而现有技术还有待改进和提高。

发明内容

鉴于上述现有技术的不足之处，本发明的目的在于提供一种全数字锁相环及其快速锁相方法，使得锁相环的锁定时间仅与输出的频率范围和精度有关，且通过不同步长的粗调和细调有效减少搜索次数，减小锁定时间实现快速锁相。

为了达到上述目的，本发明采取了以下技术方案：

一种全数字锁相环的快速锁相方法，其包括如下步骤：

检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时数控振荡器输出重构信号；

对所述重构信号进行分频后将其与参考信号的频率进行对比，并根据对比结果输出相应的电平信号；

根据所述电平信号按预设规则粗调频率控制字的值以调节重构信号的输出频率；

当粗调次数达到预设次数时，根据重构信号和参考信号的相位关系对频率控制字的值进行细调使得分频后的所述重构信号的频率与参考信号的频率相等，全数字锁相环进入锁定状态。

所述的全数字锁相环的快速锁相方法中，所述检测当前输入的参考信号的下降沿是否到来，当参考信号的下降沿到来时控制数字振荡器输出重构信号的步骤之前还包括：检测当前是否接收到复位信号，若否，则检测当前输入的参考信号的下降沿是否到来。