[发明专利]一种具有相位自动调节功能的两相时钟信号产生电路

权利要求书

1.一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：

一时钟相位调节电路(101)，适用于产生差分时钟信号CLK2+与CLK2-；

一差分转单端电路(102)，适用于把差分时钟信号CLK2+与CLK2-转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD；

一第一脉冲宽度调节电路(103)，适用于调节单端时钟信号CLKC的脉冲宽度得到单端时钟信号CLKA；

一第二脉冲宽度调节电路(104)，适用于调节单端时钟信号CLKD的脉冲宽度得到单端时钟信号CLKB；

一相位检测电路(105)，适用于检测单端时钟信号CLKA与CLKB上升沿间的相位关系，并将所述相位关系转换成差分时钟信号CLK3+与CLK3-的占空比；

一积分电路(106)，适用于把差分时钟信号CLK3+与CLK3-的占空比转换成差分电压信号V+/V-；

一电压转电流电路(107)，适用于把差分电压信号V+与V-转换成差分电流信号I+与I-。

2.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述差分转单端电路(102)包括：

一前置放大电路(120)，适用于对差分时钟信号CLK2+与CLK2-进行放大，输出差分信号a+和a-；

一第一差分转单端放大器(121)，适用于将差分信号a+和a-转换成单端时钟信号CLKC；

一第二差分转单端放大器(122)，适用于将差分信号a+和a-转换成单端时钟信号CLKD；

一锁存器电路(123)，适用于减少单端时钟信号CLKC与CLKD的采样抖动时间。

3.根据权利要求2所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述前置放大电路(120)包括NMOS晶体管N3和N4以及PMOS晶体管P1～P4，该前置放大电路还包括电阻R3和R4；差分时钟信号CLK2+输入所述NMOS晶体管N3的栅极，差分时钟信号CLK2-输入所述NMOS晶体管N4的栅极；NMOS晶体管N3的源极连接NMOS晶体管N4的源极形成第三电气结点，所述第三电气结点经一尾电流U1到地；所述NMOS晶体管N3的漏极连接至PMOS晶体管P1的漏极形成第四电气结点，PMOS晶体管P1的栅极与PMOS晶体管P2的栅极连接；NMOS晶体管N4的漏极连接至PMOS晶体管P4的漏极形成第五电气节点，PMOS晶体管P4的栅极与PMOS晶体管P3的栅极连接；PMOS晶体管P2的漏极连接第五电气结点并输出差分信号a+，PMOS晶体管P3的漏极连接第四电气结点并输出差分信号a-；所述电阻R3并联于PMOS晶体管P1的栅极与漏极之间，电阻R4并联于PMOS晶体管的栅极与漏极之间；PMOS管P1～P4的源极接电源VDD。

4.根据权利要求3所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第一差分转单端放大器(121)包括PMOS晶体管P5和P6以及NMOS晶体管N5和N6，所述PMOS晶体管P5的栅极接差分信号a+，PMOS晶体管P6的栅极接差分信号a-，PMOS晶体管P5的漏极连接NMOS晶体管N5的漏极，PMOS晶体管P6的漏极连接NMOS晶体管N6的漏极并输出单端时钟信号CLKC，所述PMOS晶体管P5和P6的源极接电源VDD，NMOS晶体管N5和N6的源极接地，NMOS管N5的栅极与NMOS管N6的栅极连接且NMOS管N5的栅极与漏极连接。