[发明专利]一种雪崩晶体管串并联高压快沿开关电路有效

专利信息
申请号: 201810388917.1 申请日: 2018-04-27
公开(公告)号: CN108712162B 公开(公告)日: 2022-05-06
发明(设计)人: 王龙海;刘晨阳;王世敏;卢仕;卫锐;刘志朋 申请(专利权)人: 湖北大学
主分类号: H03K17/042 分类号: H03K17/042;H03K17/0424;H03K3/335
代理公司: 武汉智嘉联合知识产权代理事务所(普通合伙) 42231 代理人: 黄君军
地址: 430062 湖北*** 国省代码: 湖北;42
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摘要:
搜索关键词: 一种 雪崩 晶体管 串并联 高压 开关电路
【权利要求书】:

1.一种雪崩晶体管串并联高压快沿开关电路,其特征在于,包括:直流高压单元、触发单元、限流电阻、储能分压单元、雪崩晶体管串联单元及并联单元,所述直流高压单元与所述限流电阻连接,所述触发单元、所述限流电阻与所述雪崩晶体管串联单元连接,所述储能分压单元与所述雪崩晶体管串联单元连接,所述并联单元与所述触发单元、所述限流电阻连接,所述雪崩晶体管串联单元包括若干串联子单元,所述串联子单元包括一脉冲变压器、触发雪崩晶体管及若干普通雪崩晶体管,所述脉冲变压器的初级与所述触发单元连接,所述触发雪崩晶体管与所述普通雪崩晶体管串联,所述触发雪崩晶体管的基极与发射极与所述脉冲变压器的次级连接,所述并联单元包括若干并联子单元,所述并联子单元相互并联,所述并联子单元包括串联子单元及储能分压单元,所述并联子单元内的所述串联子单元与所述并联子单元内的所述储能分压单元连接,所述串联子单元均与所述触发单元连接,各所述串联子单元结构相同,各所述储能分压单元结构相同。

2.如权利要求1所述一种雪崩晶体管串并联高压快沿开关电路,其特征在于,所述雪崩晶体管串联单元又分为若干串联子单元,所述串联子单元内的雪崩晶体管的个数相等且有独立的触发管,所述串联子单元的供电由所述储能分压单元的电源模块或串联电容构成储能分压单元提供,并由所述触发单元独立触发,所述雪崩晶体管串联单元与所述储能分压单元构成串联支路,若所述雪崩晶体管串联单元中的某个所述串联子单元最先被触发而发生雪崩,串联子单元雪崩导通,两端电压为零,此时电源电压不变,使得加在级联的其它所述串联子单元两端的电压快速增加而发生雪崩,整个串联支路就雪崩导通。

3.如权利要求2所述一种雪崩晶体管串并联高压快沿开关电路,其特征在于,所述并联单元由相同的串联支路构成,即各并联支路的串联雪崩晶体管个数、串联子单元数目、储能分压单元参数完全相同,最为关键的是:为实现并联支路的雪崩同步,触发信号由触发单元中同步的脉冲变压器次级接入,为进一步减小分布参数的影响,脉冲变压器可分组共用磁芯和初级线圈,即脉冲变压器是由一初级多次级输出的脉冲变压器,且次级线圈匝数和引线长度完全相同,以此类推,分组脉冲变压器的初级并联接至触发单元中,脉冲变压器这种接法确保所有次级输出的触发脉冲同步,在同步脉冲的触发下,并联的各串联支路中共有多只触发雪崩晶体管被同步触发,即使触发雪崩晶体管存在参数差异,但每一串联支路有多次机会被以最快的速度触发雪崩导通,只要每一串联支路都以最快的速度雪崩导通,并联的串联支路自然就同步雪崩导通。

4.如权利要求3所述的雪崩晶体管串并联高压快沿开关电路,其特征在于,所述触发单元包括触发控制模块、脉冲功率放大模块,所述触发控制模块与所述脉冲功率放大模块连接,所述脉冲功率放大模块与所述雪崩晶体管串联单元连接。

5.如权利要求4所述的雪崩晶体管串并联高压快沿开关电路,其特征在于,所述触发单元包括触发控制模块、脉冲功率放大模块,所述触发控制模块与所述脉冲功率放大模块连接,所述脉冲功率放大模块与所述雪崩晶体管串联单元连接,进一步所述触发控制模块包括第一电阻、第二电阻、第三电阻、第四电阻、第一非门、第二非门、第一与非门、第二与非门、第三与非门、第四与非门,或非门、第一电容及第二电容,所述第一电阻与所述第二电阻的一端及所述第三电阻的一端连接,所述第二电阻的另一端接地,所述第三电阻的另一端与所述第一电容的一端及所述第一非门的输入端连接,所述第一电容的另一端接地,所述第一非门的输出端与所述第二非门的输入端及所述第二与非门的第二输入端连接,所述第二非门的输出端与所述第一与非门的第一输入端连接,所述第一与非门的输出端与所述第三与非门的第一输入端连接,所述第二与非门的输出端与所述第四与非门的第二输入端连接,所述第三与非门的输出端与所述第四与非门的第一输入端、所述或非门的第一输入端及所述脉冲功率放大模块连接,所述第四与非门的输出端与所述第三与非门的第二输入端、所述第四电阻的一端及所述脉冲功率放大模块连接,所述第四电阻的另一端与所述第二电容的一端及所述或非门的第二输入端连接,所述或非门的输出端与所述第一与非门的第二输入端及所述第二与非门的第一输入端连接。

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