[发明专利]一种任意整数倍数分频器

说明书

本发明提供一种任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理；本发明仅仅通过多个D触发器的串联而成，结构非常简单，并且可以通过增加或者减少D触发器的数量，任意调节分频的倍数，与传统结构相比，本发明中的任意倍数分频器结构，在满足结构简单的基础上，大大提高了分频器的复用性和灵活性，丰富了模数电路混合设计，促进了集成电路制造技术的水平的提高。

技术领域

本发明涉及电子技术领域，尤其涉及一种任意整数倍数分频器。

背景技术

近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，数模混合集成电路得到了快速的发展。分频器作为数模混合电路中非常重要的电路模块，已经成为数模混合电路设计的难点。

传统的分频器结构虽然有很多，但其优点和缺点都非常明显，例如传统结构中的2的幂次倍分频器结构，由n个D触发器构成，其中，每个D触发器的反相输出端QN和这个D触发器的信号输入端D相连，D触发器DFF(1)的时钟信号端接分频器的输入时钟CLK，D触发器DFF(1)的信号输出端Q，接D触发器DFF(2)的时钟信号端，以此类推，D触发器DFF(n-2)的信号输出端Q，接D触发器DFF(n-1)的时钟信号端，D触发器DFF(n-1)信号输出端，作为整个分频器的输出信号。这种结构的优点是结构简单，可以被广泛应用，但是，缺点在于只能产生2的幂次倍分频信号，应用场景比较单一。

又如传统结构中的非2的幂次倍分频器结构，通常由n个D触发器、输入逻辑、输出逻辑构成。所有D触发器的时钟信号输入端CP接时钟信号CLK，所有D触发器的信号输入端D都接输入逻辑电路，触发器DFF(2)到触发器DFF(n)的输出端Q还作为输出逻辑电路的输入信号，每个D触发器的输出信号接下一个D触发器的输入端。VOUT作为整个分频器的输出信号。这种结构的优点是能实现不能整数倍分频的功能，但是结构比较复杂，同时，输入逻辑电路和输出逻辑电路一旦结构确定，使能实现固定被分频的功能，电路的复用能力和灵活性都比较差。

由此可见，目前传统的分频器结构，很难同时满足电路结构简单，复用性好，以及灵活性好等要求。

发明内容

鉴于以上所述现有技术的缺点，本发明提供一种任意整数倍数分频器，以解决上述技术问题。

本发明提供的任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；

当首触发器的复位端输入信号为低电平时，其输出端被复位到高电平；

当从触发器的复位端输入信号为低电平时，其输出端被复位到低电平；低电平为0，高电平为1；

通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理。

进一步，当首触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则首触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值；

当从触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则从触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值。

进一步，所述多个D触发器的时钟输入端互相连接，并同时与时钟信号连接，所述多个D触发器的复位端互相连接，并同时与复位信号连接。