[发明专利]基于FPGA的有源配电网实时仿真器多速率接口设计方法

说明书

基于FPGA的有源配电网实时仿真器多速率接口设计方法，包括：1)将各子系统信息下载到对应FPGA中，子系统m与子系统n相连，子系统m的仿真步长是子系统n仿真步长的整数倍；2)设置仿真时刻t＝0，启动仿真；3)仿真时间向前推进一个步长，t＝t+Δt；4)各子系统完成仿真计算并交互仿真接口数据；5)子系统m将接收到的仿真接口数据送入平均单元，子系统n将接收到的仿真接口数据送入插值单元；6)判断物理时间是否达到t，如达到则进入7)，否则实时仿真器待机至t后，进入7)；7)判断仿真时间t是否达到仿真终了时刻，如达到则仿真结束，否则返回3)。本发明的多速率接口设计方法，有效提高了基于多FPGA的有源配电网实时仿真器的仿真速度。

技术领域

本发明涉及一种实时仿真器多速率接口。特别是涉及一种基于FPGA的有源配电网实时仿真器多速率接口设计方法。

背景技术

随着分布式电源、储能装置、微电网等各种配电侧资源的大量接入，有源配电网的组织形态和运行特征发生了较为深刻而持久地变化。有源配电网的这些变化使其在规划设计、运行优化、保护控制、仿真分析等方面与传统配电系统相比均存在较大的差异与挑战。在仿真计算层面，有源配电系统中广泛接入的各种分布式电源、储能、电力电子装置等新型设备使得其自身的动态特性更加复杂，针对传统配电网的稳态仿真分析已不能满足需求，需要借助精细的暂态仿真来深入了解有源配电网的运行机理与动态特征。在此基础上，有源配电网详细动态特性的分析与研究还需要实现实时仿真的功能需求，尤其是对各种控制器、保护装置、智能终端、新型能量管理系统等的试验、测试均需要在硬件在环(hardware-in-the-loop，HIL)的环境中进行。目前，国外开发的商业实时仿真器有RTDS、ARENE、HYPERSIM、NETOMAC、RT-LAB等，这些实时仿真器全部采用DSP(Digital SignalProcessor)、CPU(Central Processing Unit)、PowerPC等串行处理器作为底层硬件计算资源，通过多个处理器的并行计算，从而达到实时仿真的计算能力。

有源配电网复杂的网络结构和庞大的系统规模对实时仿真器的仿真精度、计算速度、硬件资源等提出了新的挑战。在有源配电网中，电力电子开关具有高频动作特性，对该类元件的仿真需要较小的仿真步长；分布式电源及储能元件自身的控制器、电力电子变流器的控制器等建模进一步增加了系统的仿真规模，给硬件计算资源带来了较大的负担。基于串行处理器的实时仿真器囿于信号处理速度、物理结构的限制，实时仿真计算能力较为有限，同时，多个处理器之间数据的传输延时限制了仿真步长的选择与数值稳定性。

FPGA具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为大规模有源配电网实时仿真的奠定了坚实的基础。

根据有源配电网结构特征，通过系统分割、并行求解以降低解算规模，将分割后各子系统的求解任务分配到多片FPGA上，是提升计算速度、保证仿真实时性的有效手段。考虑到分割后的各子系统可能具有不同时间尺度的动态特性，如果整个系统采用相同的仿真步长，则步长大小的选择会受到快子系统时间常数的限制，难以保证仿真的实时性。另一方面，各子系统的求解规模以及解算难易程度不同，实际解算时间往往不同，如果设置统一的仿真步长，则各FPGA会相互等待至所有FPGA完成解算任务，造成时间冗余，增加仿真时间。针对不同子系统，采用与之相适应的仿真步长，可有效节省整个系统的仿真时间，满足实时仿真需求。同时，需要与之相适应的多速率仿真接口以实现多速率仿真功能。

发明内容

本发明所要解决的技术问题是，提供一种能够满足多速率实时仿真算法需求的基于FPGA的有源配电网实时仿真器多速率接口设计方法。