[发明专利]基本无缺陷的多晶硅栅极阵列

说明书

本发明涉及基本无缺陷的多晶硅栅极阵列，其中，单关键掩膜流程及相关结构消除在多晶硅栅极阵列的端部形成窄多晶硅缺陷，且无需实施复杂的基本规则及设计后填充方法来避免生成该缺陷。

技术领域

本申请通常涉及半导体装置的制造，尤其涉及用以形成多晶硅栅极阵列的多重图案化方法。

背景技术

微电子电路制造包括一系列光刻掩蔽步骤以图案化装置结构。例如，在高级逻辑电路及DRAM架构中，制程复杂性可包括每个层级不止一个关键掩膜。不过，为控制制造成本，需要最小化关键掩膜。

侧间隙壁双重图案化或自对准双重图案化(self-aligned double patterning；SADP)是最近开发的用于光刻线路图的范例。不过，光刻的作用不是使用光刻作为用以生成装置特征的主要方法，而是生成芯轴(也就是，预图案)，其将构成后续所形成的具有不同程度的密度倍增的图案的基础。

与特征阵列的基于芯轴的图案定义关联的不利之处是与该阵列的重复对称中的线端中断(也就是线端的孤立窄特征)相关的缺陷。因此，开发可降低关键掩膜步骤的数目，同时消除阵列端部的缺陷及缺陷诱发特征的形成的双重图案化方法及相关结构将是有利的。

发明内容

在各种实施例中，可用一个关键掩膜及一个非关键掩膜而不是两个关键掩膜来图案化用于窄(PC)栅极及宽(PB)栅极两者的栅极掩膜，同时消除在该PC/PB阵列的端部形成窄的、容易产生缺陷的多晶硅线(PC)。各种实施例包括修改该非关键掩膜的形状，以在该阵列的端部生成宽的、不容易产生缺陷的多晶硅线(PB)。可在无需复杂的基本规则或复杂的设计后填充方案的情况下实施该修改后的图案化方案。

依据本申请的实施例，一种形成半导体结构的方法包括在半导体衬底上方形成多晶硅层，以及直接在该多晶硅层上方形成芯轴阵列，其中，该阵列包括分别具有内外侧壁的一对端部芯轴。

在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，以使该掩蔽层的部分沿与该芯轴的宽度方向(W)平行的方向与各该端部芯轴的该外侧壁横向隔开。

依据另一个实施例，一种形成半导体结构的方法包括在衬底上方形成半导体层，以及直接在该半导体层上方形成芯轴阵列，其中，该阵列包括具有内外侧壁的端部芯轴。在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，以使该掩蔽层的部分与该端部芯轴的该外侧壁横向隔开。

另一种形成半导体结构的方法包括在衬底上方形成半导体层，以及在该半导体层上方形成芯轴阵列，其中，该阵列包括具有内外侧壁的端部芯轴。在该芯轴阵列上方沉积共形间隙壁材料层，以及在该共形层上方及该芯轴之间沉积介电层。在该介电层上方形成掩蔽层，其中，该掩蔽层的部分与该端部芯轴的该外侧壁横向隔开。利用该掩蔽层作为掩膜蚀刻该介电层，以形成图案化介电材料层，其中，该图案化介电材料层的部分与该端部芯轴的该外侧壁横向隔开。

附图说明

下面有关本申请的具体实施例的详细说明与下面的附图结合阅读时可被最好地理解，附图中，类似的附图标记表示类似的结构，且其中：

图1显示在半导体衬底上方的牺牲多晶硅层上所形成的多个芯轴的示意剖视图；

图2显示在该芯轴上方形成共形间隙壁层；

图3显示在该共形间隙壁层上方及相邻芯轴之间沉积硬掩膜层；

图4显示依据各种实施例在该硬掩膜层上方所形成的图案化光阻层；

图5显示各向异性蚀刻(anisotropic etching)该硬掩膜的暴露部分；

图6显示移除该光阻层并伴随凹入该硬掩膜；

图7显示各向异性蚀刻该间隙壁层以暴露该牺牲多晶硅层的部分；