[发明专利]一种基于FPGA的TDC实现方法在审
| 申请号： | 201810022975.2 | 申请日： | 2018-01-10 |
| 公开（公告）号： | CN108389225A | 公开（公告）日： | 2018-08-10 |
| 发明（设计）人： | 韩绍坤;刘菲;翟宇;曹京亚 | 申请（专利权）人： | 北京理工大学 |
| 主分类号： | G06T7/521 | 分类号： | G06T7/521;H03K5/26;H03K5/00;G05B19/042 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 100081 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 延时链 时间数字转换 微分非线性 待测信号 反相器组 管理工具 时间相差 时钟区域 实际效果 数字时钟 相位相差 延时特性 倍频 相移 配置 保证 | ||
【权利要求书】：
1.一种基于FPGA的TDC实现方法，其特征在于：通过使用FPGA的数字时钟管理工具(DCM)对时钟进行相移，产生2个或4个相位相差180°或90°的时钟；产生的时钟分布在FPGA上的不同时钟区域，并配置相同的延时链程序；通过反相器组，使输入待测信号到达每组延时链的时间相差不超过1ns；产生的实际效果是对时钟进行了倍频，使得延时链的长度可以减少到原来的一半或1/4，从而保证延时链上的延时特性一致，解决DNL问题。
2.根据权利要求1所述的一种基于FPGA的TDC实现方法，其中：
所述延时链采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样。
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