[发明专利]具有包括晶态合金的金属接触部的半导体器件

说明书

公开了用于形成包括源极接触部和漏极接触部以及栅电极中的一个或多个(其包括含有过渡金属的晶态合金)的半导体集成电路的技术。所述晶态合金有助于降低对于半导体器件的接触电阻。在本公开的一些实施例中，这一接触电阻的降低是通过使晶态合金的功函数与源极区和漏极区的功函数对齐，使得与晶态合金与源极区之间的界面和晶态合金与漏极区之间的界面相关联的肖特基势垒高度处于小于或等于0.3eV的范围内而实现的。

背景技术

半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子特性的电子部件。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用通过栅极施加的电场来控制沟道的导电性，载荷子(例如，电子或空穴)通过该沟道从源极流至漏极。在载荷子是电子的情况下，FET被称为n沟道器件，并且在载荷子是空穴的情况下，FET被称为p沟道器件。一些FET具有被称为主体或衬底的第四端子，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括处于栅电极和沟道区之间的栅极电介质。MOSFET还可以被称为金属-绝缘体-半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)的组合来实施逻辑门和其他数字电路。

finFET是围绕薄的半导体材料带(一般被称为鳍状物)构建的MOSFET晶体管。该器件的导电沟道存在于鳍状物内与栅极电介质相邻。因为这样的构造的导电沟道包括鳍状物的三个不同的平面区域，因而这样的构造已经被称为finFET和三栅极晶体管。也可以使用其他类型的鳍状物构造，例如所谓的双栅极FinFET，其中导电沟道主要仅包括鳍状物的两个侧壁(并且不包括(例如)鳍状物的顶部)。全环栅(GAA)晶体管(有时称为纳米线或纳米带晶体管)被配置为与基于鳍状物的晶体管类似，但是没有栅极处于三个部分上(因而有三个有效栅极)的鳍状物沟道区，相反地具有用于沟道区的一个或多个纳米线/纳米带，并且栅极材料大致包围每个纳米线/纳米带。

包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器以及其他无源和有源电子器件的电路器件的提高的性能通常是这些器件的设计、制造和操作期间考虑的主要因素。例如，在MOSFET器件(例如，那些用在CMOS结构中的MOSFET器件)的设计以及制造或形成期间，往往希望提高n沟道器件和接触区中的电子和p沟道器件和接触区中的空穴的移动。这样的提高的迁移率可以通过降低接触电阻来实现。在源极和漏极的接触区，导电材料被沉积在源极/漏极材料的掺杂的表面上，从而提供接触部。导电材料和掺杂的半导体表面之间的相互作用产生了半导体结。所得到的半导体结由导带和费米能级之间的肖特基势垒高度表征。电子穿过肖特基势垒的传导受到该势垒高度的限制，并且导致接触电阻。

附图说明

图1是示出了易受高接触电阻影响的MOS器件的电阻部件的图示。

图2示出了根据本公开的一个或多个实施例的包括源极接触部和漏极接触部以及栅电极中的一个或多个(其包括含有过渡金属的晶态合金)的集成电路结构的形成方法。

图3A示出了根据实施例的在沟槽中沉积沟槽隔离材料并且对沟槽隔离材料进行蚀刻从而使其凹陷到鳍状物的水平以下之后的包括鳍状物的半导体衬底的透视图。

图3B示出了根据实施例的在鳍状物上形成虚设栅极之后的包括虚设栅极的图3A的结构的透视图。

图3C示出了根据实施例的在沉积绝缘体层并将绝缘体层抛光至虚设栅极的顶部之后的包括绝缘体层的图3B的结构的透视图。

图3D示出了根据实施例的在通过光刻限定虚设栅极结构之上的待打开的区域之后的图3C的结构的透视图。

图3E示出了根据实施例的在从打开的区域去除了虚设栅极结构以重新暴露鳍状物的沟道区之后的图3D的结构的透视图。

图3F示出了图3E所示的结构的顶视平面图。

图3G示出了垂直于鳍状物并且穿过图3F所示的结构的沟道区截取的正视截面图。