[发明专利]使用基于莫尔的计量学和基于真空的取放将组件异构集成到紧凑型器件上

说明书

一种组装异构组件的方法。组装制程包括使用基于真空的拾取机构结合亚纳米精度的莫尔对准技术，从而实现原料的高度精确的并行组装。

相关申请的交叉引用

本申请要求2016年12月23日提交的名称为“Highly Parallel Nano-PrecisePick and Place Methods for Micro-Scale Feedstock(用于微尺度原料的高度并行纳米精度取放方法)”的第62/438,952号美国临时专利申请的优先权，该美国临时专利申请通过引用以其整体结合于此。

技术领域

本发明一般涉及组件(例如，电子、光子和能量储存设备)的异构集成，并且更具体地涉及使用基于莫尔的计量学和基于真空的取放将组件异构集成到紧凑型器件上。

背景技术

尖端消费者和工业应用正在推动对具有各种集成但不同的功能元件的设备的需求。根据具体应用，这些元件可以是电子学、光学、光子学、流体学、纳米机械元件甚至是片上生物系统。这些元件将理想地集成在诸如硅的半导体衬底上，因为它们然后可以被使用标准半导体封装技术封装并且进一步集成到更大的器件中。

目前，半导体制造不适合于异构集成。在单个半导体衬底上处理各种不兼容的制造步骤是不切实际的。取放(pick-and-place)是短时间尺度内异构集成的自然的解决方案。许多技术先前已经证明了其适用于微米尺寸的部件，但是没有一种技术具有高度并行的取放、任意组分分布和纳米精度放置的组合特征。

发明内容

在本发明的一个实施例中，一种用于组装异构组件的方法包括使用拾取和放置来组装从源晶片选择性地拾取的具有一分布的元件子集。该方法还包括将选择性拾取的元件子集放置在产品晶片上。

在本发明的另一个实施例中，一种原料，其中原料的尺寸从侧边小于10μm到侧边超过1毫米间变化，并且其中原料被用来设计专用集成电路(application specificintegrated circuit，ASIC)片上系统(system on a chip，SoC)的基底层部分。

在本发明的另一个实施例中，使用从源晶片选择性地拾取并组装到产品晶片上的原料来设计和制造专用集成电路(ASIC)片上系统(SoC)。

在本发明的又一实施例中，用于设计配置ASIC SoC的原料的电子设计自动化(electronic design automation，EDA)方法包括与现有商业EDA解决方案集成的内部开发软件的组合，其中现有商业EDA解决方案被用来执行后掩模ECO合成、和/或预CTS、和/或CTS、和/或路由和/或签收分析流程。

前面已经相当一般性地概述了本发明的一个或更多个实施例的特征和技术优点，以便随后的本发明的详细描述可以更好地被理解。下面将描述本发明的附加特征和优点，它们可以形成本发明权利要求的主题。

附图说明

当结合以下附图考虑以下详细描述时，可以获得对本发明的更好理解，在附图中：

图1示出了根据本发明实施例的组装制程的表示；

图2示出了根据本发明实施例的具有三个元件的绝缘体上硅(silicon-on-insulator，SOI)晶片；

图3是根据本发明实施例的用于执行蚀刻和封装的方法的流程图；

图4A-4E描绘了根据本发明实施例的使用图3中描述的步骤执行蚀刻和封装的截面图；

图5示出了根据本发明实施例的通过从晶片的下侧蚀刻来减小牺牲层的范围的制程；

图6示出了根据本发明实施例的通过从晶片顶部蚀刻来减小牺牲层的范围的制程；