[发明专利]半导体集成电路及控制半导体集成电路的方法

说明书

本发明提高了设置有与时钟信号同步操作的存储器件的半导体集成电路中的时序误差精度。延迟部使数据信号延迟相互不同的两个延迟时间，并且将得到的信号输出为第一和第二延迟信号。保持部与指示预定的捕获时序的时序信号同步地保存第一和第二延迟信号。建立时间检测部检测在从预定的开始时序至预定的捕获时序的建立时间侧检测时段内保存的第一和第二延迟信号中的一者是否已经变化。保持时间检测部检测从在预定的捕获时序至预定的结束时序的保持时间侧检测时段内保存的第一和第二延迟信号中的另一者是否已经变化。

技术领域

本技术涉及一种半导体集成电路及控制半导体集成电路的方法。具体地，本技术涉及一种设置有与时钟信号同步操作的存储器件的半导体集成电路，以及控制该半导体集成电路的方法。

背景技术

通常，要求半导体集成电路不违反诸如建立时间或保持时间等时序约束，使得诸如半导体集成电路内部的触发器等存储器件能够精确地捕获数据信号。这里，建立时间是在时钟信号的边沿时序前禁止数据信号的转变的时段，且保持时间是在边沿时序后禁止数据信号的转变的时段。当数据信号在建立时间或保持时间内转变时，存储器件不能正常捕获数据信号，且导致建立时间误差或保持时间误差。

因此，为了抑制建立时间误差等的发生，已经提出了一种如下半导体集成电路：通过关键路径使数据信号延迟，且将延迟的数据信号与不延迟的数据信号进行比较，从而检测时序误差的存在(例如，参见专利文献1)。针对关键路径的延迟时间，能够设定建立时间误差容易发生的延迟时间或保持时间误差容易发生的延迟时间。

引用列表

专利文献

专利文献1：特开第2010-123807号日本专利申请

发明内容

本发明要解决的技术问题

在上述的常规技术中，设定建立时间误差容易发生的延迟时间和保持时间误差容易发生的延迟时间中的一者，使得半导体集成电路能够优先检测建立时间误差和保持时间误差中的一者。然而，由于半导体集成电路仅优先考虑建立时间误差和保持时间误差中的一者，因此当发生未被优先考虑的时序误差时，不能检测到它。例如，如果在保持时间误差容易发生的环境中(诸如，在很高的电源电压的情况下)优先检测建立时间误差，则不能检测到保持时间误差，且检测精度下降。如上所述，半导体集成电路具有时序误差精度下降的问题。

鉴于上述的情况做出了本发明，其目的是提高设置有与时钟信号同步操作的存储器件的半导体集成电路中的时序误差精度。

技术问题的解决方案

为了消除上述的问题而做出了本发明，本发明的第一方面是一种半导体集成电路及控制该半导体集成电路的方法，该半导体集成电路包括：延迟部，被构造为使数据信号延迟相互不同的第一延迟时间和第二延迟时间，并且将两个延迟的数据信号输出为第一延迟信号和第二延迟信号；保持部，被构造为与用于对预定的捕获时序给出指示的时序信号同步地保持第一延迟信号和第二延迟信号；建立时间检测部，被构造为检测在从预定的开始时序至预定的捕获时序的建立时间检测时段内保持的第一延迟信号和第二延迟信号中的一者是否已经变化；和保持时间检测部，被构造为检测在从预定的捕获时序至预定的结束时序的保持时间检测时段内保持的第一延迟信号和第二延迟信号中的另一者是否已经变化。因此，获得这样的效果：检测延迟信号在建立时间检测时段或保持时间检测时段内是否已经变化。

此外，根据第一方面，建立时间检测部可以根据在与所述建立时间检测时段对应的建立时间检测窗口内第一期望值是否匹配上述一者来检测上述一者是否已经变化，且保持时间检测部可以根据在与保持时间检测时段对应的保持时间检测窗口内不同于第一期望值的第二期望值是否匹配上述另一者来检测上述另一者是否已经变化。因此，获得这样的效果：在建立时间检测窗口或保持时间检测窗口内检测延迟信号是否匹配期望值。