[发明专利]以最小保持时间对脉冲锁存器计时的自适应脉冲发生电路

权利要求书

1.一种用于为脉冲锁存器生成自适应脉冲信号的自适应脉冲发生电路，包括：

动态的基于XOR的逻辑门，包括：

时钟输入，被配置为接收时钟信号；

第一输入，被配置为接收所述脉冲锁存器的数据输入信号；

第二输入，被配置为接收所述脉冲锁存器的基于数据输出的信号；以及

输出，被配置为：

响应于所述时钟信号处于无效状态而提供处于有效状态的脉冲发生信号；并且

响应于所述时钟信号处于有效状态，而提供处于符合所述数据输入信号和所述基于数据输出的信号的基于XOR的函数的状态的所述脉冲发生信号；

下拉保持器电路，被配置为响应于所述脉冲发生信号处于无效状态、并且所述时钟信号处于有效状态，而将所述脉冲发生信号拉到地电压；以及

逻辑电路，被配置为响应于所述脉冲发生信号和所述时钟信号处于有效状态，而生成具有与所述脉冲锁存器的输入到输出延迟相对应的脉冲宽度的所述自适应脉冲信号，其中所述逻辑电路包括：

基于AND的逻辑门，包括：

第一输入，被配置为接收所述时钟信号；

第二输入，被电耦合到所述动态的基于XOR的逻辑门的所述输出；以及

输出，被配置为提供反相自适应脉冲信号；以及

第一反相器，包括：

输入，被电耦合到所述基于AND的逻辑门的所述输出；以及

输出，被配置为提供所述自适应脉冲信号。

2.根据权利要求1所述的自适应脉冲发生电路，其中：

所述基于数据输出的信号具有的状态与所述脉冲锁存器的数据输出信号的状态相同；

所述数据输出信号从所述脉冲锁存器的数据输出而被提供；并且

所述基于数据输出的信号从所述脉冲锁存器的不同于所述数据输出的数据脉冲输出而被提供。

3.根据权利要求1所述的自适应脉冲发生电路，其中通过所述动态的基于XOR的逻辑门被配置为响应于所述时钟信号处于无效状态而将所述脉冲发生信号预充电到源电压，所述动态的基于XOR的逻辑门的输出被配置为提供处于有效状态的所述脉冲发生信号。

4.根据权利要求1所述的自适应脉冲发生电路，其中所述动态的基于XOR的逻辑门还包括：

PMOS晶体管，包括：

源极，被电耦合到电源电压源；

栅极，被电耦合到所述时钟输入；以及

漏极，被电耦合到所述动态的基于XOR的逻辑门的所述输出；

第一NMOS晶体管，包括：

源极，被电耦合到地电压源；

栅极，被电耦合到所述时钟输入；以及

漏极；

第二NMOS晶体管，包括：

源极，被电耦合到所述第一NMOS晶体管的所述漏极；

栅极，被电耦合到所述动态的基于XOR的逻辑门的所述第一输入；以及

漏极；以及

第三NMOS晶体管，包括：

源极，被电耦合到所述第二NMOS晶体管的所述漏极；

栅极，被电耦合到所述动态的基于XOR的逻辑门的所述第二输入；以及

漏极，被电耦合到所述动态的基于XOR的逻辑门的所述输出。

5.根据权利要求4所述的自适应脉冲发生电路，其中所述动态的基于XOR的逻辑门还包括：

第四NMOS晶体管，包括：

源极，被电耦合到所述第一NMOS晶体管的所述漏极；

栅极，被配置为接收所述数据输入信号的反相，所述数据输入信号的所述反相包括所述数据输入信号的逻辑反相；以及

漏极；以及

第五NMOS晶体管，包括：

源极，被电耦合到所述第四NMOS晶体管的所述漏极；

栅极，被配置为接收所述基于数据输出的信号的反相，所述基于数据输出的信号的所述反相包括所述基于数据输出的信号的逻辑反相；以及

漏极，被电耦合到所述动态的基于XOR的逻辑门的所述输出。