[发明专利]表决电路和自校正锁存器

权利要求书

1.一种电路装置，其特征在于，所述电路装置包括：

第一锁存器；

第二锁存器；

第三锁存器；

第一表决电路，所述第一表决电路包括：

上拉电路，所述上拉电路被连接到第一输出节点和正电源电压；

下拉电路，所述下拉电路被连接到所述第一输出节点和地；

所述上拉电路被配置和被安排成，响应于来自处于第一状态的所述第二和第三锁存器的互补输出信号，将所述第一输出节点拉到所述正电源电压；以及

所述下拉电路被配置和被安排成，响应于来自处于第二状态的所述第二和第三锁存器的互补输出信号，将所述第一输出节点拉到地，其中所述第二状态与所述第一状态相反；

第一传输门，所述第一传输门被连接在所述第一锁存器的真实输出与所述第一输出节点之间；

第二表决电路，所述第二表决电路包括：

上拉电路，所述上拉电路被连接到第二输出节点和所述正电源电压；

下拉电路，所述下拉电路被连接到所述第二输出节点和地；

所述上拉电路被配置和被安排成，响应于来自处于第一状态的所述第一和第三锁存器的互补输出信号，将所述第二输出节点拉到所述正电源电压；以及

所述下拉电路被配置和被安排成，响应于来自处于第二状态的所述第一和第三锁存器的互补输出信号，将所述第二输出节点拉到地，其中所述第二状态与所述第一状态相反；

第二传输门，所述第二传输门被连接在所述第二锁存器的真实输出与所述第二输出节点之间；以及

第三表决电路，所述第三表决电路包括：

上拉电路，所述上拉电路被连接到第三输出节点和所述正电源电压；

下拉电路，所述下拉电路被连接到所述第三输出节点和地；

所述上拉电路被配置和被安排成，响应于来自处于第一状态的所述第一和第二锁存器的互补输出信号，将所述第三输出节点拉到所述正电源电压；以及

所述下拉电路被配置和被安排成，响应于来自处于第二状态的所述第一和第二锁存器的互补输出信号，将所述第三输出节点拉到地，其中所述第二状态与所述第一状态相反；

第三传输门，所述第三传输门被连接在所述第三锁存器的真实输出与所述第三输出节点之间；

控制电路，所述控制电路被耦接到所述第一、第二和第三传输门的控制栅极，并且被配置和被安排成分别将所述第一、第二和第三输出节点与所述第一、第二和第三锁存器的真实输出连接或断开；

其中所述第一、第二和第三输出节点被耦接在一起。

2.根据权利要求1所述的电路装置，其特征在于，所述第一表决电路的上拉电路、所述第二表决电路的上拉电路和所述第三表决电路的上拉电路包括PMOS晶体管，以及所述第一表决电路的下拉电路、所述第二表决电路的下拉电路和所述第三表决电路的下拉电路包括NMOS晶体管。

3.一种电路装置，其特征在于，所述电路装置包括：

第一锁存器；

第二锁存器；

第三锁存器；

第一类型的第一晶体管，所述第一类型的第一晶体管被串联连接到所述第一类型的第二晶体管，其中所述第一晶体管被串联耦接到正电源电压；

第二类型的第三晶体管，所述第二类型的第三晶体管被串联连接到所述第二类型的第四晶体管，其中所述第二晶体管在输出节点处被串联连接到所述第三晶体管，以及所述第四晶体管被串联耦接到地；

传输门，所述传输门被连接在所述第一锁存器的真实输出与所述输出节点之间；

其中：

所述输出节点被耦接以接收所述第一锁存器的真实输出；

所述第一和第三晶体管的栅极被耦接以接收所述第二锁存器的互补输出；

所述第二和第四晶体管的栅极被耦接以接收所述第三锁存器的互补输出；以及

输出信号线，所述输出信号线被连接到所述输出节点，其中在所述输出信号线上的信号的状态是所述第一、第二和第三锁存器的真实输出中的多数的状态；

控制电路，所述控制电路被耦接到所述传输门的控制栅极，并且被配置和被安排成将所述输出节点与所述第一锁存器的真实输出连接和断开。

4.根据权利要求3所述的电路装置，其特征在于，所述第一类型是PMOS，以及所述第二类型是NMOS。