[发明专利]具有输入/输出数据速率对齐的存储器部件

说明书

在由核心存储阵列的数据输出带宽所约束的第一时间间隔上从存储器部件的核心存储阵列中读取第一数据。在从核心存储阵列中读取之后，在比第一时间间隔更短、并且与比核心存储阵列的数据输出带宽更大的数据传输带宽相对应的第二时间间隔之上从存储器部件输出该第一数据。

技术领域

本公开涉及集成电路数据存储。

附图说明

在附图的各图中借由示例而非限制的方式说明了在此所公开的各个实施例，以及其中相同的附图标记指代相同元件，以及其中：

图1图示了示例性计算系统，其中一个或多个控制部件经由各自由许多数据链路和控制链路构成的多个信令信道102而耦合至存储器子系统；

图2对比了在具有不均匀存储器核心带宽的存储器管芯堆叠‘x’和‘y’内的示例性存储器访问操作；

图3图示了在图1的堆叠管芯存储器部件内的成员存储器管芯的实施例；

图4A、图4B和图4C图示了对于具有不同存储器核心速率的图3存储器部件的实例的示例性流水线存储器访问操作；

图5A和图5B图示了出站数据(读取数据)速率对齐逻辑及其操作的示例性实施方式；

图6A和图6B图示了入站数据(写入数据)速率对齐逻辑及其操作的示例性实施方式；

图7A图示了备选的速率对齐存储器部件实施例，其中相对于每个成员存储器管芯来异步地管理存储器核心和速率对齐逻辑，从而杠杆调节来自相应存储器核心的自定时信息以确定出站(读取)数据何时能够从给定存储器管芯获得；

图7B图示了在图7A的存储器管芯内的激活/读取操作的示例性对；

图7C图示了在图7A的存储器管芯内的激活/写入操作的示例性对；

图7D和图7E分别图示了在图7A的存储器管芯内的先读取后写入操作和先写入后读取操作，从而展示了在尽管存储器核心带宽较低的情况下的在链路接口的全带宽上的无争用数据传输；以及

图8图示了其中速率对齐逻辑替代于组接口而布置在TSV接口处的备选存储器管芯实施例。

具体实施方式

在此所公开的各个实施例中，存储器部件实施在它们相应的内部存储器核心与固定速率外部链路接口电路之间的数据速率转换，以使得具有非均匀存储器核心数据速率的存储器部件群体能够产生在外部信令链路的全带宽下的数据吞吐量。在许多实施例中，例如，在多部件存储器子系统内的每个存储器部件包括多个存储器管芯，其中每个存储器管芯具有多个独立可访问的存储器组。关于每个存储器组提供速率对齐逻辑，以使得在尽管对给定组的存储器核心具有较低的带宽访问的情况下，能够在存储器部件的全外部接口速率(“链路接口”速率)下执行关于各个存储器组的数据输入/输出(I/O)。通过该操作，对相同存储器部件内不同存储器组(或相同存储器部件或不同存储器部件内的不同存储器管芯)的数据读取/写入访问可以在链路接口的全带宽下背对背执行而没有资源冲突。在其他实施例中，在给定存储器部件的链路接口处提供速率对齐逻辑并在部件的成员存储器组之中共用，以便可以关于相同存储器部件(或不同存储器部件)内不同存储器管芯来执行背对背数据读取/写入访问，从而实际上以减小的速率-对齐花销为代价将事务并发限制到存储器管芯级别(替代于更细粒度的组级别)。进一步地，可以与存储器核心的同步或异步操作结合而实施速率对齐逻辑，后者允许潜在地减小的访问等待时间和/或减小的定时开销。以下更详细讨论这些和其他特征和实施例。

图1图示了示例性计算系统，其中一个或多个控制部件(共同地101)经由多个信令信道102耦合至存储器子系统，每个信令信道102由许多数据链路(N_DQL)和控制链路(未具体示出)构成。控制部件101可以由任意数目的处理器核心和可选的开关电路实施，开关电路使得处理核心能够访问存储器子系统100内的任何和所有的成员存储器部件103₀-103_N-1。