[实用新型]版图布局优化的集成电路

说明书

【技术领域】

本实用新型涉及一种电路设计领域，尤其涉及接口单元布局优化的集成电路。

【背景技术】

现有DDR(Double Data Rate)2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4 lvds等芯片(或称集成电路、晶片)的信号接口的版图布局，通常从内到外依次排布有：低压区域及接收单元121，PMOS(P-channel Metal Oxide Semiconductor)驱动单元的前级驱动122，NMOS(N-channel Metal Oxide Semiconductor)驱动单元的前级驱动123，PMOS驱动单元124，NMOS驱动单元125，用作静电保护的P型二极管126及N型二极管127，具体请参考图1所示，其为现有技术中未示出封装垫的信号单元的版图布局示意图。因为所需的数量及电源和地的数量较多，因而版图要求多层金属满足电流要求(如图1所示的电源线及地线)，每多一层金属，成本对应上升。尤其当采用键合线封装时，为了封装良率，信号单元的封装垫同样要求两到三层整块金属，金属层数要求进一步提高，且经常与电源/地线冲突，具体请参考图2所示，其为在图1中添加封装垫后的信号单元的版图布局示意图。在图2中，信号单元的封装垫110与其下层的电源线及地线在同一区域，解决这个冲突只能增加金属层数，现有技术一般要求八层金属及以上，成本高。

此外，现有DDR2/DDR3/LPDDR2/LPDDR3/DDR4/LPDDR4等信号接口因为电源完整性原因所需电源和地的键合线的较多，通常电源单元、地单元与信号单元交替排放，一根键合线对应一个电源单元或地单元，因而对应的电源单元和地单元的数量也相应增多，整体占用面积较大，且交替排放时左右键合线短路造成封装良率降低，成本高。

因此有必要提供一种新的解决方案来解决上述问题。

【实用新型内容】

本实用新型的目的在于提供一种版图布局优化的集成电路，其可以使得地单元、电源单元和信号单元可以集中打键合线，从而减少总的电源/地单元数，降低成本，同时集中打键合线的方式可以提高封装良率。

为了解决上述问题，本实用新型提供一种集成电路，其包括:一个信号单元组，其包括多个相邻的信号单元，所述信号单元包括封装垫、低压区域及接收单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动、PMOS驱动单元、NMOS驱动单元和用作静电保护的P型二极管及N型二极管，一个地单元组，其排布于所述信号单元组的第一侧；一个电源单元组，其排布于所述信号单元组的与第一侧相对的第二侧；一个电源传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻的第三侧，其通过第一主电源线与电源单元组相连，通过第二主电源线与P型二极管以及PMOS驱动单元的次电源线相连；一个地传递单元组，其排布于所述信号单元组的与第一侧和第二侧相邻且与第三侧相对的第四侧，其通过第一主地线与地单元组相连，通过第二主地线与N型二极管以及NMOS驱动单元的次地线相连。

在一个实施中，在P型二极管、PMOS驱动单元的上方形成有次电源线，PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成有次地线和次电源线，在NMOS驱动单元和N型二极管的上方形成有次地线，其中P型二极管、PMOS驱动单元的上方形成的次电源线比PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次电源线的数量更多，NMOS驱动单元和N型二极管的上方形成的次地线较PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线的数量更多。

在一个实施中，P型二极管、PMOS驱动单元、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方的次电源线也与所述电源单元相连；NMOS驱动单元、N型二极管、PMOS驱动单元的前级驱动、NMOS驱动单元的前级驱动和低压区域及接收单元的上方形成的次地线也与所述地单元相连。

在一个实施中，电源单元的电流经过第一主电源线、电源传递单元组、第二主电源线、次电源线流至P型二极管以及PMOS驱动单元，电流经由NMOS驱动单元的次地线、N型二极管的次地线、第二主地线、地传递单元组、第一主地线流至地单元。