[实用新型]基于CMOS工艺的单次可编程只读存储器

说明书

技术领域

本实用新型涉及电子器件技术领域，具体涉及一种基于CMOS工艺的单次可编程只读存储器。

背景技术

现有技术中，一种常见的基于CMOS工艺的单次可编程只读存储器(OTP EPROM)设计是用浮栅器件(NMOS或PMOS)作为基本存储单元。其工作原理为：浮栅初始不存储电荷，器件不通，为逻辑0态；通过编程(比如用热载流子注入产生的栅电流)让浮栅存储电荷，器件导通，为逻辑1态。因为PMOS相对于NMOS而言，容易产生热载流子注入的栅电流，易于编程，所以用浮栅PMOS做存储单元较为常用，易于实现。如果不使用浮栅PMOS，而是用浮栅NMOS做存储单元，则需要提高编程电压。以5V CMOS工艺为例：浮栅PMOS编程电压大约为7-8V，而浮栅NMOS编程电压大约为12V。

但在采用了埋沟PMOS的CMOS工艺中，如图1所示，浮栅PMOS的体端与源端同电位，在这样情况下，即使PMOS的浮栅初始不存储电荷(逻辑0态)，其初始漏电也较大(室温下为>nA级/um宽)，容易被误判为导通(逻辑1态)。通常的做法是加一层版，为该浮栅PMOS独立加一个沟道注入，或者阻挡埋沟的P型注入，以获得较低的漏电以避免误判，但该方式增加了工艺流程，且可控性差，成本较高。

实用新型内容

有鉴于此，本实用新型提供了一种基于CMOS工艺的单次可编程只读存储器，在不增加工艺的情况下解决浮栅的漏电问题，用以解决现有技术存在的的技术问题，以降低工艺成本，提高可靠性。

本实用新型的技术解决方案是，提供一种以下结构的基于CMOS工艺的单次可编程只读存储器，包括选择管和存储器件，所述的选择管与存储器件串联，所述选择管的另一端作为只读存储器的正极连接端，所述存储器件的另一端作为只读存储器的负极连接端，并在该端上设有判限电流源；所述的选择管与存储器件之间连接有压差产生器件，所述压差产生器件上的压降作为存储器件体端与源端的电压差。

可选地，所述的压差产生器件至少包括一个MOS管，所述的MOS管的栅极与漏极短接。

可选地，所述的压差产生器件还包括一个可控电流源，所述可控电流源的两端连接在所述MOS管的栅端和只读存储器的负极连接端。

可选地，所述的压差产生器件包括多个串联的PMOS管或多个串联的NMOS管。

可选地，所述压差产生器件上的压降在0.6～1.2V之间。

可选地，所述的选择管为第一PMOS管，所述的存储器件为浮栅PMOS管，所述浮栅PMOS管的体端与所述只读存储器的正极连接端连接。

本实用新型的另一技术解决方案是，提供一种以下结构的单次可编程只读存储器，包括选择管和存储器件，所述的选择管与存储器件串联，所述选择管的另一端作为只读存储器的正极连接端，所述存储器件的另一端作为只读存储器的负极连接端，并在该端上设有判限电流源；所述的存储器件的栅端与源端之间并联有电容。

可选地，增大所述电容尺寸，在浮栅PMOS管的浮栅不存储电荷的情况下，能进一步降低其漏电。

可选地，所述的电容为PIP电容，所述的PIP电容由如下步骤制成：在P型衬底上形成场区氧化层，在所述场区氧化层上淀积第一多晶硅层，在所述第一多晶硅层上形成氧化隔离层，在所述的氧化隔离层上淀积第二多晶硅层。

可选地，所述的第一多晶硅层的长度大于所述第二多晶硅层。以便于电极的引出。

采用本实用新型的结构，与现有技术相比，具有以下优点：本实用新型中，由于选择管与存储器件之间连接有压差产生器件，将压差产生器件上的压降作为存储器件体端与源端的电压差，作为存储器件的浮栅PMOS体端和源端不再等电位，并且体端电位高于源端，另一个方案则是在浮栅PMOS栅端和源端之间并联有电容。在PMOS浮栅不存储电荷的情况下，降低逻辑0状态下的漏电，无需增加工艺流程，节省了成本。

附图说明

图1为现有技术中基于CMOS工艺的单次可编程只读存储器的结构示意图；

图2为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例一的结构示意图；

图3为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例二的结构示意图；

图4为存储器件的漏电与体端/源端之压差的关系示意图；

图5为本实用新型中基于CMOS工艺的单次可编程只读存储器实施例三的结构示意图；

图6为存储器件的漏电与电容尺寸的关系；

图7为本实用新型中PIP电容制作步骤的示意图。