[发明专利]采样保持与比较锁存电路

说明书

采样保持与比较锁存电路，涉及集成电路技术。本发明包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。本发明的有益效果是，在维持较高的采样速度和精度下，通过采用较少的器件和较小的芯片面积，实现了采样保持功能，降低了整个设计过程中的设计难度，在电路和版图设计上更加易于实现。

技术领域

本发明涉及集成电路技术。

背景技术

采样保持电路是模拟电路和混合电路中广泛应用的关键单元电路，特别是在AD转换器以及DA转换器中。采样保持电路主要对模拟输入信号进行采样，并保持一定时间以便后级电路进行处理。比较锁存是对采样保持的信号进行比较处理，得到数字信号。采样保持电路与比较锁存电路作为信号链中的关键模块直接决定整颗芯片的性能，是实现AD转换的必要手段。特别是对于Flash结构设计的AD转换器，比较器的性能和面积决定了整颗芯片的性能和面积，采用Flash结构设计的AD转换器比较器个数达到2ⁿ-1个。例如：一个8位的纯Flash结构的AD转换器需要255个比较器。虽然可以通过分段结构来减小比较器的数目，但一次分段后需要的比较器至少也要31个比较器，而分段次数越多，带来的偏差也就越大，这样如何尽量减小采样保持及比较器的面积就成为必须面对的问题。

经典采样保持电路结构：

如图1所示为为经典采样保持电路图。经典采样保持电路由单位增益缓冲器、MOS开关管及存储电容组成。M1～M5连接成单位增益缓冲器，其中M1与M2为差分对，M3与M4组成电流镜负载，M5作为尾电流管，在实际工作中针对M5管需增加偏置电路；M6～M8为开关管，C为采样保持电容，S1、S1d、S2为开关管M6～M8的控制时序。

如图2所示为根据图1简化的经典采样保持电路框图。在采样阶，段S₁与S_1d闭合，将Vin信号存储在C上，其中S_1d为S₁的延迟时钟用于消除输入馈通所产生的影响；在保持阶，段S₂闭合，Vin信号转移到AMP(运算放大器)输入端，通过AMP所形成的单位缓冲器完成采样保持工作。

如图3所示为为经典的高速比较器电路。M11与M12组成差分对，M13与M14为时钟控制的差分对，M15、M16、M17、M18组成再生环，M19为控制再生环工作状态的开关，M9与M10组成反相器构成比较器输出缓冲电路。当比较器在复位阶段：CLK为高电平，开关管M19导通，将复位点r1和r2两端短接。时钟控制的差分对M13和M14在r1和r2输入与前置放大成比例的不平衡电流。在比较阶段：CLK为低电平，存在于再生点r1和r2的不平衡电压由PMOS和NMOS晶体管组成的再生环迅速放大到数字电平。

由前述，经典的采样保持电路结构比较复杂，需要采用经典的差分对结构，所采用元器件数目较多，占用面积较大。这样大大增加了芯片的复杂程度，和版图布局布线的设计难度，不利于对于采样电路应用比较多的大规模集成电路设计。

发明内容

本发明所要解决的技术问题是，提出一种更加简单的基于CMOS反相器设计的采样保持电路结构，该结构通过采用较少的器件和较小的芯片面积，可以在维持较高的采样速度和精度下，实现采样保持功能，在电路和版图设计上更加易于实现，可广泛应用于各类大规模模拟与混合电路设计之中。

本发明解决所述技术问题采用的技术方案是，采样保持与比较锁存电路，其特征在于，包括采样保持电路模块、比较锁存电路模块和共模电平反相器模块，采样保持电路模块和共模电平反相器模块的输出端分别连接到比较锁存电路模块的两个输入端。

所述采样保持电路模块包括：

第一输入端，其通过第一选通开关K1连接到第一电容C1的正极；

第二输入端，其通过第二选通开关K2连接到第一电容C1的正极；