[发明专利]一种静电放电保护器件

说明书

本发明提供一种静电放电保护器件，包括：基底，所述基底具有第一类型掺杂；位于所述基底的外围区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。本发明提供的静电放电保护器件，能够避免外围区域发生不均匀开启，消除了薄弱环节，从而提高了器件的静电放电保护能力，并且结构灵活，可以实现不同电压下的保护。

技术领域

本发明涉及半导体设计与制造工艺，具体而言涉及一种静电放电保护器件。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。

静电放电(Electrostatic Discharge，ESD)是集成电路器件或芯片在制造、生产、组装、测试及运送等过程中产生的一种常见现象。静电放电时会在短时间内产生的大电流，对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培，其它模式静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并导致其最终失效。

为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如，应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等。电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害，但会增加制作成本，不利于器件集成度的提高。

因此，需要对目前的所述ESD器件结构作出改进，有效避免静电放电所造成的集成电路的失效。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在的至少一个问题，提供了一种静电放电保护器件，包括：

基底，所述基底具有第一类型掺杂；

位于所述基底的外围区域中的第一栅区以及位于所述第一栅区周围的第一体区，所述第一体区具有第二类型掺杂；以及

位于所述第一体区内的第一源区，所述第一源区具有第二类型掺杂。

示例性地，所述静电放电保护器件还包括：

位于所述基底的内部区域中的第二栅区以及位于所述第二栅区周围的第二体区，所述第二体区具有第二类型掺杂；以及

位于所述第二体区中的第二源区，所述第二源区具有第一类型掺杂。

示例性地，所述第一源区具有的所述第二类型掺杂为重掺杂。

示例性地，所述第二栅区的深度小于或等于所述第一栅区的深度。

示例性地，所述基底包括重掺杂的本体层和位于所述本体层之上的轻掺杂的外延层，所述第一栅区、所述第一体区和所述第一源区位于所述外延层中。

示例性地，所述第一栅区形成于位于所述基底内的第一沟槽中；

所述第二栅区形成于位于所述基底内的第二沟槽中。

示例性地，所述第一沟槽形成于相邻的所述第一体区之间，所述第一体区的深度小于所述第一沟槽的深度。

示例性地，所述第一源区的深度小于所述第一沟槽的深度。