[发明专利]一种保持时间的时序签核方法及装置有效

专利信息
申请号: 201711457323.3 申请日: 2017-12-28
公开(公告)号: CN108170956B 公开(公告)日: 2021-07-27
发明(设计)人: 李健萍;陈岚;彭智聪 申请(专利权)人: 佛山中科芯蔚科技有限公司
主分类号: G06F30/3315 分类号: G06F30/3315
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 汤陈龙;王宝筠
地址: 528251 广东省佛山市南海区桂城*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 保持 时间 时序 方法 装置
【权利要求书】:

1.一种保持时间的时序签核方法,其特征在于,包括:

获取芯片版图;

对芯片版图提取寄生参数,将所述寄生参数反标到芯片版图中,并计算保持时间时序裕量;

循环执行第一步骤,直至基于上一次反标寄生参数的芯片版图所计算的保持时间时序裕量,确定保持时间不违例,且静态时序分析基于上一次反标寄生参数的芯片版图的 DEF文件,单元库的 LEF 文件,以及寄生参数文件和时序约束文件,所确定的保持时间不违例;所述 DEF 文件和 LEF 文件带有芯片版图的物理信息;所述第一步骤包括:自动修复保持时间违例,重新从芯片版图提取寄生参数,将提取的寄生参数重新反标到芯片版图中,并计算保持时间时序裕量;

其中,基于上一次反标寄生参数的芯片版图所计算的保持时间时序裕量, 确定保持时间违例,或,基于上一次反标寄生参数的芯片版图所计算的保持时间时序裕量,确定保持时间不违例,但静态时序分析基于上一次反标寄生参数的芯片版图的 DEF 文件,LEF 文件,以及寄生参数文件和时序约束文件所分析的保持时间违例时,执行一次第一步骤;

其中,所述自动修复保持时间违例包括:

在芯片版图中标记保持时间违例的路径,并设置标识 flag 的初始值为 0; 获取保持时间违例的路径中最靠近终点的单元,确定该单元输出线网的负载值和违例路径的时序裕量;

在 flag 值为 0 时,根据所述负载值和违例路径的时序裕量,查找带负载能力相匹配的目标单元;

在所述目标单元存在时,替换单元,以修复保持时间违例;

其中,所述替换单元,以修复保持时间违例包括:

在芯片版图中进行目标单元的替换,以减小目标单元的驱动能力;

修改芯片版图的布线;

判断时序裕量 slack 值是否为正;

若 slack 值为正,则完成修复保持时间违例;

若 slack 值不为正,减小目标单元的驱动能力;

判断目标单元的驱动能力是否已达到最小;

若目标单元的驱动能力未达到最小,返回所述在芯片版图中进行目标单元的替换,以减小目标单元的驱动能力的步骤;

若目标单元的驱动能力已达到最小,则设置 flag 值为 1。

2.根据权利要求 1 所述的保持时间的时序签核方法,其特征在于,所述自动修复保持时间违例还包括:

在所述目标单元不存在时,设置 flag 值为 1。

3.根据权利要求 1-2 任一项所述的保持时间的时序签核方法,其特征在于,所述自动修复保持时间违例还包括:

在 flag 值不为 0 时,插入延时单元,以修复保持时间违例。

4.根据权利要求 3 所述的保持时间的时序签核方法,其特征在于,所述插入延时单元,以修复保持时间违例包括:

根据所述负载值和违例路径的时序裕量,查找驱动能力相匹配的目标延时单元;

判断目标延时单元是否存在;

若目标延时单元不存在,则将延时最大的延时单元,作为目标延时单元, 若目标延时单元存在,则获取目标延时单元;

计算目标延时单元在芯片版图中的摆放位置;

在所述摆放位置插入目标延时单元;

修改芯片版图的布线; 判断 slack 值是否为正;

若 slack 值为正,则完成修复保持时间违例;

若 slack 值不为正,减小目标延时单元的驱动能力,返回所述判断目标延时单元是否存在的步骤。

5.根据权利要求 4 所述的保持时间的时序签核方法,其特征在于,所述计算目标延时单元在芯片版图中的摆放位置包括:

指定搜索宽度和指定搜索行数,得到指定搜索范围;

获取待插入的目标延时单元的宽度;

以所述最靠近终点的单元的坐标为中心,确定设定宽度和设定行数范围内所存在的多个空白宽度,其中一个空白宽度为相邻单元间隔出的连续空白的宽度;

判断任一空白宽度是否大于目标延时单元的宽度;

若任一空白宽度大于目标延时单元的宽度,获取目标延时单元的插入坐标,以完成目标延时单元的摆放位置计算。

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  • 杨鑫钰;杜旗 - 上海思尔芯技术股份有限公司
  • 2023-05-08 - 2023-07-21 - G06F30/3315
  • 本发明提供了一种含TDM程序块的跨FPGA芯片静态分析方法、装置、设备及介质,属于电子设计自动化领域,方法包括从分割文件中解析出不同FPGA芯片之间的信号连接数据,根据信号连接数据对系统中不同FPGA芯片的连接进行抽象建图,得到第一抽象图;当判定FPGA芯片存在TDM程序块时,从信号连接数据中获取所有通过TDM程序块传输的传输数据,并将传输数据通过哈希表存储;基于哈希表调整第一抽象图中的TDM程序块为点,并生成有向无环图;根据哈希表获取TDM程序块的延时信息,并在有向无环图上标记延时信息,得到显示各个TDM程序块延时信息的静态分析图。通过本申请的处理方案,对含TDM程序块的跨FPGA芯片进行快速构图、并快速获取TDM程序块中的延时信息。
  • 一种复合电流源模型的单元延时计算方法-202211720027.9
  • 郭静静;查佩文;赵东敏;肖建;王子轩;郭宇锋;蔡志匡 - 南京邮电大学
  • 2022-12-30 - 2023-07-04 - G06F30/3315
  • 本发明公开一种复合电流源模型的单元延时计算方法,属于计算、推算或计数的技术领域。该方法:读入时序路径的RC网表与标准单元库文件,获取时序单元库中相关单元管脚信息;设置分段电压阈值;将驱动器模型输入转换时间与输出负载带入,根据时序单元库信息在分段电压阈值处插值,拟合驱动器模型输出电压波形;计算输出电压波形延时及过渡时间,在过渡时间收敛时结束延时计算,在过渡时间未收敛时计算每段电压区间的有效电容后更新输出负载,迭代计算直到延时计算结果收敛。本发明能够快速且准确地计算单元延时,计算量小且运行时间短,优化了查表插值过程,使得单元延时计算简单高效。
  • 数据链路的提取方法、装置、电子设备和存储介质-202110724291.9
  • 王万丰;郭杰辰 - 海光信息技术股份有限公司
  • 2021-06-29 - 2023-06-30 - G06F30/3315
  • 一种数据链路的提取方法、装置、电子设备和存储介质。该数据链路的提取方法包括:从多个器件和多个端口中选择待分析的至少一组数据链路端点;对多个器件和至少一组数据链路端点进行时序处理,以使得数字电路中除至少一组数据链路端点外的其他器件均不具有时序器件特性;基于经过时序处理后的多个器件和至少一组数据链路端点,确定每组数据链路端点对应的所有数据链路。该数据链路的提取方法通过将数字电路中除至少一组数据链路端点外的其他器件设置为不具有时序器件特性的组合逻辑器件,获得数字电路中的所有数据链路,以用于电路优化、电路时序评估等其他处理。
  • 时间窗口的确定方法、装置、电子设备及存储介质-202111604223.5
  • 肖斌 - 龙芯中科技术股份有限公司
  • 2021-12-24 - 2023-06-27 - G06F30/3315
  • 本发明实施例提供了一种时间窗口的确定方法、装置、电子设备及存储介质,涉及电子技术领域。该方法包括:确定时钟信号所经过的具有相同时钟源点和公共时钟节点的多条时序路径,从多条时序路径中确定包括噪声干扰节点的目标时序路径,根据公共时钟节点与噪声干扰节点之间的延迟时间范围,以及时钟源点与公共时钟节点之间的第二延迟时间,确定噪声干扰节点的时间窗口。在确定噪声干扰节点的时间窗口时,保持时钟源点与公共时钟节点之间的延迟时间不变确定噪声干扰节点的时间窗口,可以缩短噪声干扰节点的时间窗口,从而可以减少静态时序分析过程中窗口重叠的噪声干扰节点数量,进一步的可以提高静态时序分析的效率。
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