[发明专利]一种保持时间的时序签核方法及装置

说明书

本发明实施例涉及电子设计自动化领域，具体提供一种保持时间的时序签核方法及装置，本发明实施例提供的方法可循环的将从芯片版图提取的寄生参数反标到芯片版图中，并自动修复保持时间违例，直至基于上一次反标寄生参数的芯片版图所计算的保持时间时序裕量，确定保持时间不违例，且静态时序分析基于上一次反标寄生参数的芯片版图的DEF文件，单元库的LEF文件，以及寄生参数文件和时序约束文件，所确定的保持时间不违例，从而完成保持时间的时序签核；并且在进行时序ECO修复时，弥补芯片版图的物理信息的缺失，提升时序分析结果的一致性。通过减小时序修复的迭代次数，实现时序的快速收敛。

技术领域

本发明涉及电子设计自动化领域，具体涉及一种保持时间的时序签核方法及装置。

背景技术

在芯片的物理设计中，时序、功耗和面积是评价芯片版图质量的三个重要指标，其中时序指标尤为重要。因此使芯片版图满足时序收敛的要求，是保障芯片的性能和正常工作的关键。

时序收敛的检查主要包括建立时间和保持时间的检查；其中，建立时间可认为是，在时钟作用沿到达前，同步输入信号必须保持稳定的时间段；保持时间可认为是，在时钟作用沿到达后，同步输入信号必须保持稳定的时间段。时序签核是时序是否收敛的最后确认阶段，在该阶段中，建立时间的违例尚可以通过降频来解决，而保持时间的违例将造成芯片功能的异常，因而，修复保持时间违例在时序签核阶段尤为重要。

目前传统的保持时间的时序签核方式主要是：对芯片版图提取寄生参数后，将寄生参数的SPEF(Standard Parasitic Exchange Format，标准寄生参数交换格式)文件和芯片版图所用的网表文件、以及时序约束文件，输入到静态时序分析(也称时序签核)，分析保持时间是否有违例，如有违例，则修改网表文件，进行ECO(Engineer Change Order，工程更改计划)布线；然后重新提取寄生参数，反复上述流程，直到保持时间的时序收敛。

这种保持时间的时序签核方式所存在的问题是，修改网表文件时并没有对应的物理信息，经过ECO布线之后，芯片版图的寄生参数有可能发生大的变化，造成ECO布线前后，时序分析结果不一致，这尤其在先进工艺节点下表现得更为明显；同时，复杂设计中的多电源区域、布线和布局阻挡区域、以及布局的拥塞情况都给时序的ECO修复带来较大的困难，在修改网表文件之后，若出现绕线困难的情况，会导致ECO布线前后，时序分析结果不一致，从而增加时序修复流程的迭代次数，延长芯片上市时间。可见，目前的保持时间的时序签核方式存在时序分析结果不一致的情况，因此如何提升保持时间的时序签核过程中，时序分析结果的一致性，成为了本领域技术人员需要考虑的问题。

发明内容

有鉴于此，本发明实施例提供一种保持时间的时序签核方法及装置，以提升保持时间的时序签核过程中，时序分析结果的一致性。

为实现上述目的，本发明实施例提供如下技术方案：

一种保持时间的时序签核方法，包括：

获取芯片版图；

对芯片版图提取寄生参数，将所述寄生参数反标到芯片版图中，并计算保持时间时序裕量；

循环执行第一步骤，直至基于上一次反标寄生参数的芯片版图所计算的保持时间时序裕量，确定保持时间不违例，且静态时序分析基于上一次反标寄生参数的芯片版图的DEF文件，单元库的LEF文件，以及寄生参数文件和时序约束文件，所确定的保持时间不违例；所述DEF文件和LEF文件带有芯片版图的物理信息；所述第一步骤包括：自动修复保持时间违例，重新从芯片版图提取寄生参数，将提取的寄生参数重新反标到芯片版图中，并计算保持时间时序裕量；

其中，基于一次反标寄生参数的芯片版图所计算的保持时间时序裕量，确定保持时间违例，或，基于一次反标寄生参数的芯片版图所计算的保持时间时序裕量，确定保持时间不违例，但静态时序分析基于一次反标寄生参数的芯片版图的DEF文件，LEF文件，以及寄生参数文件和时序约束文件所分析的保持时间违例时，执行一次第一步骤。