[发明专利]一种堆叠式围栅纳米线CMOS场效应管结构及制作方法

说明书

本发明公开了一种堆叠式围栅纳米线CMOS场效应管结构，包括：半导体衬底，上下堆叠设于所述半导体衬底上的围栅纳米线N型场效应管和围栅纳米线P型场效应管，所述围栅纳米线N型场效应管和围栅纳米线P型场效应管之间以介质层相隔离。本发明可实现独立控制CMOS中的N型场效应管和P型场效应管，能有效消除短沟道效应和量子效应产生的不利影响，避免平行CMOS器件中可能存在的闩锁效应，提高器件的性能，并可明显缩小CMOS器件的面积占比。本发明还公开了一种堆叠式围栅纳米线CMOS场效应管结构的制作方法。

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种堆叠式围栅纳米线CMOS场效应管结构及制作方法。

背景技术

按照摩尔定律，场效应管的尺寸在不断的缩小。到了40nm工艺节点后，平面器件出现了栅控能力不足，短沟道效应严重等问题，不能满足产业要求。三维器件FinFET通过三面栅控提高了栅控能力，减小了短沟道效应。半导体发展到7nm工艺节点后，沟道长度缩短到20nm以下，半导体材料输运的量子效应逐渐凸显，势必需要寻找其他途径来改善和消除量子效应带来的不利影响。纳米线场效应管采用围栅包围的方式，可最大限度提高栅控能力，改善亚阈值特性。

从平面CMOS器件到三维FinFET器件，场效应管的尺寸缩小，功耗面积比大大减小，器件性能大大提高。一般来说，CMOS场效应管中N型场效应管和P型场效应管在组成的反相器中是共用一个栅极的；但是在不同的器件应用中，并不是所有器件都需要N、P型场效应管共用一个栅极。

同时，平行式的N、P型场效应管需要占用两个场效应管的面积，面对摩尔定律的追求，芯片占用的面积需要越小越好。

此外，平行式的CMOS器件还存在闩锁效应。随着器件尺寸的缩小，其影响会更加明显。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种堆叠式围栅纳米线CMOS场效应管结构及制作方法。

为实现上述目的，本发明的技术方案如下：

本发明提供了一种堆叠式围栅纳米线CMOS场效应管结构，包括：半导体衬底，上下堆叠设于所述半导体衬底上的围栅纳米线N型场效应管和围栅纳米线P型场效应管，所述围栅纳米线N型场效应管和围栅纳米线P型场效应管之间以介质层相隔离。

优选地，所述半导体衬底为SOI衬底。

优选地，所述围栅纳米线N型场效应管和围栅纳米线P型场效应管分别包括：由纳米线形成的沟道，横跨沟道的栅极，以及位于沟道两侧纳米线端部的源漏极。

优选地，所述沟道由一至多个纳米线平行排布所构成，所述栅极为高K材料金属栅极，所述介质层为低K材料。

优选地，所述纳米线材料为Si、SiGe或III-V族材料，所述围栅纳米线N型场效应管的源漏极由设于纳米线两端的掺杂C的Si材料形成，所述围栅纳米线P型场效应管的源漏极由设于纳米线两端的SiGe材料形成。

优选地，所述高K材料为二氧化铪，所述金属栅极材料为钨，所述低K材料为SiOC。

优选地，所述栅极两侧具有侧墙。

优选地，所述围栅纳米线N型场效应管位于围栅纳米线P型场效应管的下方或上方。

本发明还提供了一种堆叠式围栅纳米线CMOS场效应管结构的制作方法，包括围栅纳米线N型场效应管芯片和围栅纳米线P型场效应管芯片的制作和连接；其中

所述围栅纳米线N型场效应管芯片的制作包括：

提供一第一体硅衬底，在所述第一体硅衬底上依次淀积底层SiGe层、中间Si层和上层SiGe层，构成超晶格；

刻蚀超晶格，形成一至多个Fin结构，并形成横跨Fin的赝栅极；