[发明专利]基于BJT的集成电路抗静电转接板

说明书

本发明涉及一种基于BJT的集成电路抗静电转接板，该转接板10包括：硅基衬底11、TSV孔12、隔离槽13、BJT14、插塞15、金属互连线16、凸点17及钝化层18；所述TSV孔12、隔离槽13及所述BJT14沿横向依次间隔地设置于所述硅基衬底11中；其中，所述TSV孔12中填充多晶硅材料；所述隔离槽13中填充二氧化硅材料；所述插塞15设置于所述TSV孔12与所述BJT14上下表面所述金属互连线16设置于所述TSV孔12与所述BJT14上表面的所述插塞15上；所述凸点17设置于所述TSV孔12与所述BJT14下表面的所述插塞15上；所述钝化层18设置于所述硅基衬底11上下表面。本发明提供的基于BJT的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种基于BJT的集成电路抗静电转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through Silicon Vias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种可以提高集成电路的抗静电能力的转接板。

在本发明的一个实施例中提供了一种基于双极结型晶体管(BipolarJunctionTransistor，简称BJT)的集成电路抗静电转接板的转接板。该转接板(10)包括：硅基衬底(11)、TSV孔(12)、隔离槽(13)、BJT(14)、插塞(15)、金属互连线(16)、凸点(17)及钝化层(18)；

所述TSV孔(12)、隔离槽(13)及所述BJT(14)沿横向依次间隔地设置于所述硅基衬底(11)中；其中，所述TSV孔(12)中填充多晶硅材料；所述隔离槽(13)中填充二氧化硅材料；

所述插塞(15)设置于所述TSV孔(12)与所述BJT(14)上下表面；

所述金属互连线(16)设置于所述TSV孔(12)与所述BJT(14)上表面的所述插塞(15)上；

所述凸点(17)设置于所述TSV孔(12)与所述BJT(14)下表面的所述插塞(15)上；

所述钝化层(18)设置于所述硅基衬底(11)上下表面。

在本发明的一个实施例中，所述硅基衬底(11)的掺杂浓度为10¹⁴～10¹⁷cm^-3。

在本发明的一个实施例中，在所述TSV孔(12)中，所述多晶硅材料的掺杂浓度为3×10²⁰cm^-3～5×10²¹cm^-3。