[发明专利]静态随机存取存储（SRAM）器件及其相关的制造方法和系统

说明书

本发明的实施例提供了静态随机存取存储(SRAM)器件及其相关的制造方法和系统。在衬底上方形成多个栅极堆叠件。通过介电结构围绕栅极堆叠件。在介电结构上方形成多个接触线阻挡图案。使用三个或多个光刻掩模形成接触线阻挡图案。在介电结构中形成多个沟槽。接触线阻挡图案用作介电结构的保护掩模，以防止在介电结构的位于接触线阻挡图案下方的部分中形成沟槽。用导电材料填充沟槽以形成SRAM器件的多条接触线。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及静态随机存取存储(SRAM)器件及其相关的制造方法和系统。

背景技术

在深亚微米集成电路技术中，嵌入式静态随机存取存储(SRAM)器件已经成为高速通信、图像处理和芯片上系统(SOC)产品的流行存储单元。微处理器和SOC中的嵌入式SRAM的数量增加以满足每一新技术时代的性能要求。随着硅技术从一代到下一代的不断按比例缩小，最小几何尺寸块状平面晶体管的本征阈值电压(Vt)变化的影响降低了互补金属氧化物半导体(CMOS)SRAM单元静态噪声容限(SNM)。这种由越来越小的晶体管几何形状导致的SNM的减少是不期望的。当Vcc按比例缩小至较低电压时，进一步减小SNM。

为了解决SRAM问题并且提高单元的收缩能力，在某些应用中经常考虑鳍式场效应晶体管(FinFET)器件。FinFET提供速度和器件稳定性。 FinFET具有与顶面和相对侧壁相关联的沟道(称为鳍沟道)。可以从额外的侧壁器件宽度(I_on性能)以及较好的短沟道控制(亚阈值泄漏)获得益处。因此，期望FinFET在栅极长度按比例缩小和本征V_t波动方面具有优势。然而，现有的FinFET SRAM器件仍然存在缺陷，例如与源极/漏极接触件和/或置放在鳍结构上的接触件之间的小工艺裕度有关的缺陷。此外，随着FinFET SRAM单元尺寸缩小，可能发生不期望的桥接。这些问题可能会对FinFET SRAM的性能和/或可靠性产生不利影响。

因此，虽然现有的FinFET SRAM器件通常已经足够用于其期望目的，但它们还没有在各个方面完全令人满意。

发明内容

根据本发明的一个方面，提供了一种制造静态随机存取存储(SRAM) 器件的方法，包括：在衬底上方形成多个栅极堆叠件，其中，介电结构围绕所述多个栅极堆叠件；在所述介电结构上方形成多个接触线阻挡图案，其中，使用三个或多个光刻掩模来形成所述多个接触线阻挡图案；在所述介电结构中形成多个沟槽，其中，所述多个接触线阻挡图案用作所述介电结构的保护掩模，以防止在所述介电结构的位于所述多个接触线阻挡图案下方的部分中形成所述多个沟槽；以及用导电材料填充所述沟槽以形成所述静态随机存取存储器件的多条接触线。

根据本发明的另一个方面，提供了一种制造静态随机存取存储 (SRAM)器件的方法，包括：形成多个栅极结构，其中，所述多个栅极结构的每个嵌入在层间电介质(ILD)中并且包裹在一个或多个半导体鳍结构周围；在所述层间电介质上方形成硬掩模层；在所述硬掩模层上方形成硅层；在所述硅层中形成一个或多个第一掺杂组件，其中，通过第一光刻掩模来限定所述一个或多个第一掺杂组件；在所述硅层中形成一个或多个第二掺杂组件，其中，通过与所述第一光刻掩模不同的第二光刻掩模来限定所述一个或多个第二掺杂组件；在所述硅层中形成一个或多个第三掺杂组件，其中，通过与所述第一光刻掩模和所述第二光刻掩模不同的第三光刻掩模来限定所述一个或多个第三掺杂组件；去除所述硅层的未掺杂部分；图案化所述硬掩模层以在所述硬掩模层中限定多个沟槽，其中，所述硅层的掺杂部分防止在其自身下方形成沟槽线；在所述层间电介质中蚀刻所述沟槽；以及用金属材料填充所述层间电介质中的所述沟槽以形成所述静态随机存取存储器件的多个接触件。

根据本发明的又一个方面，提供了一种系统，包括：至少三个彼此不同的光刻掩模，其中，所述至少三个光刻掩模中的每个包括一个或多个相应的掩模图案，并且，每个掩模图案配置为限定相应的接触线阻挡图案，并且，所述接触线阻挡图案配置为图案化静态随机存取存储(SRAM)器件的多条接触线。

附图说明