[发明专利]一种基于FPGA的VGG-16通用处理模块及其控制方法

说明书

本发明公开一种基于FPGA的VGG‑16通用处理模块，包括：将顺序输入的待运算的Y行X列的特征数据转化为相邻三行数据同步输出的通用行移位模块，将通用行移位模块输出的三行同步数据与3*3卷积窗口进行卷积运算后输出的卷积核运算模块，将卷积核运算模块输出的卷积运算结果累加后输出的通用累加模块，存放中间过程的卷积层运算结果的，以及根据池化使能信号控制输入的卷积层运算结果是否进行池化处理后输出的池化模块。本发明还公开一种基于FPGA的VGG‑16通用处理模块的控制方法，控制临时缓存模块数据的读写控制，偏置与临时缓存模块读数据的切换选择。此种技术方案可对VGG‑16算法进行模块化、批次化处理，减小设计复杂度，具有很强的通用性。

技术领域

本发明涉及一种基于FPGA的VGG-16通用处理模块及其控制方法。

背景技术

VGG网络是对AlexNte经典CNN模型的改进，现在也已经是经典的CNN模型，这个模型成为了近些年人们研究的热点。

VGG网络的结构用的都是特别小的3×3的卷积模板和5个2×2的池化层，并将卷积层的深度提升到了16-19层。VGG-16结构有13个卷积层、3个全连接层，

发明内容

本发明的目的，在于提供一种基于FPGA的VGG-16通用处理模块，其可对VGG-16算法进行模块化、批次化处理，减小设计复杂度，具有很强的通用性。

为了达成上述目的，本发明的解决方案是：

一种基于FPGA的VGG-16通用处理模块，包括：

通用行移位模块，用于将顺序输入的待运算的Y行X列的特征数据转化为相邻三行数据同步输出；

卷积核运算模块，用于将通用行移位模块输出的三行同步数据与3*3卷积窗口进行卷积运算后输出；

通用累加模块，用于将卷积核运算模块输出的卷积运算结果累加后输出；

临时缓存模块，用于存放中间过程的卷积层运算结果；以及，

池化模块，用于根据池化使能信号控制输入的卷积层运算结果是否进行池化处理后输出。

设一个批次同时处理的卷积核数为：M*N，那么，所述通用处理模块包括N个通用行移位模块、M*N个卷积核运算模块、M个通用累加模块、M个临时缓存模块和M个池化模块。

如前所述的一种基于FPGA的VGG-16通用处理模块的控制方法，控制临时缓存模块数据的读写控制，偏置与临时缓存模块读数据的切换选择。

假设VGG-16第三层卷积层b步输入为特征数据112*112*128，参数数据(3*3*128+1)*128，即输入的特征数据为128层的112*112尺寸的特征数据，输入的参数为128个，取N＝64，M＝32，则进入第三层卷积层b步后需先后进行如下8个批次才能完成该步运算：

a.批次3.b.1：输入为前64个特征层输入112*112和第1至32个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第1至32个滤波核运算的中间值并存入临时缓存模块；

b.批次3.b.2：输入为后64个特征层输入112*112和第1至32个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第1至32个滤波核运算的结果；

c.批次3.b.3：输入为前64个特征层输入112*112和第33至64个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第33至64个滤波核运算的中间值并存入临时缓存模块；

d.批次3.b.4：输入为后64个特征层输入112*112和第33至64个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第33至64个滤波核运算的结果；