[发明专利]一种基于FPGA的VGG-16通用处理模块及其控制方法

权利要求书

1.一种基于FPGA的VGG-16通用处理模块，其特征在于：包括：

通用行移位模块，用于将顺序输入的待运算的Y行X列的特征数据转化为相邻三行数据同步输出；

卷积核运算模块，用于将通用行移位模块输出的三行同步数据与3*3卷积窗口进行卷积运算后输出；

通用累加模块，用于将卷积核运算模块输出的卷积运算结果累加后输出；

临时缓存模块，用于存放中间过程的卷积层运算结果；以及，

池化模块，用于根据池化使能信号控制输入的卷积层运算结果是否进行池化处理后输出。

2.如权利要求1所述的一种基于FPGA的VGG-16通用处理模块，其特征在于：设一个批次同时处理的卷积核数为：M*N，那么，所述通用处理模块包括N个通用行移位模块、M*N个卷积核运算模块、M个通用累加模块、M个临时缓存模块和M个池化模块。

3.如权利要求1所述的一种基于FPGA的VGG-16通用处理模块的控制方法，其特征在于：控制临时缓存模块数据的读写控制，偏置与临时缓存模块读数据的切换选择。

4.如权利要求3所述的一种基于FPGA的VGG-16通用处理模块的控制方法，其特征在于：假设VGG-16第三层卷积层b步输入为特征数据112*112*128，参数数据(3*3*128+1)*128，即输入的特征数据为128层的112*112尺寸的特征数据，输入的参数为128个，取N＝64，M＝32，则进入第三层卷积层b步后需先后进行如下8个批次才能完成该步运算：

a.批次3.b.1：输入为前64个特征层输入112*112和第1至32个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第1至32个滤波核运算的中间值并存入临时缓存模块；

b.批次3.b.2：输入为后64个特征层输入112*112和第1至32个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第1至32个滤波核运算的结果；

c.批次3.b.3：输入为前64个特征层输入112*112和第33至64个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第33至64个滤波核运算的中间值并存入临时缓存模块；

d.批次3.b.4：输入为后64个特征层输入112*112和第33至64个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第33至64个滤波核运算的结果；

e.批次3.b.5：输入为前64个特征层输入112*112和第65至96个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第65至96个滤波核运算的中间值并存入临时缓存模块；

f.批次3.b.6：输入为后64个特征层输入112*112和第65至96个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第65至96个滤波核运算的结果；

g.批次3.b.7：输入为前64个特征层输入112*112和第97至128个滤波核中前64个3*3卷积窗口及滤波核对应的32个偏置，输出为第97至128个滤波核运算的中间值并存入临时缓存模块；

h.批次3.b.8：输入为后64个特征层输入112*112和第97至128个滤波核中后64个3*3卷积窗口及上一批次临时缓存里的中间值，输出为第97至128个滤波核运算的结果。