[发明专利]一种改善电磁兼容性能的方法

说明书

技术领域

本发明涉及电路设计技术领域，特别涉及一种改善电磁兼容性能的方法。

背景技术

电磁骚扰是一项严重并不断增长的环境污染形式，它的影响小至广播接收时产生的让人厌烦的噼啪声，大至因控制系统受干扰而导致的生命事故。而辐射骚扰是电磁骚扰中最重要的干扰形式，它直接以电磁波的形式向外辐射电磁能量，从而对人体和其他设备造成伤害与干扰。

时钟信号(Clock Signal)是时序逻辑的基础，用于决定逻辑单元中的状态何时更新，是有固定周期并与运行无关的信号量。时钟信号有固定的时钟频率，时钟频率是时钟周期的倒数。在电子和尤其是信号的同步数字电路，时钟信号是信号的一种特殊信号振荡之间的高和低的状态，信号的利用像一个节拍器协调行动的数字电路，数字时钟信号基本上是方波电压。时钟信号是由时钟发生器产生的。它有只有两个电平，一是低电平，另一个是高电平。高电平可以根据电路的要求而不同，例如TTL标准的高水平是5V。

时钟缓存器(Clock Buffer)是一种能够产生多路时钟信号的芯片，时钟信号由于伴随着电压与电流的快速变化，所以会产生很强的电场与磁场。时钟缓存器(Clock Buffer)由于能够产生多路时钟信号，所以其电磁辐射问题一直是行业内令人头疼的问题。

业界对时钟缓存器(Clock Buffer)一般采取机箱屏蔽的方法，但是机箱屏蔽会增加产品成本，使产品失去竞争力。并且采用机箱屏蔽的方式，不能从产品根源预防电磁辐射，往往花费很大精力不能够达到相应的效果，以致产品电磁兼容性能不稳定，存在产品不能通过认证的风险。

基于上述问题，本发明提出了一种改善电磁兼容性能的方法。

发明内容

本发明为了弥补现有技术的缺陷，提供了一种简单高效的改善电磁兼容性能的方法。

本发明是通过如下技术方案实现的：

一种改善电磁兼容性能的方法，其特征在于：对时钟缓存器Clock Buffer芯片的输入输出电路进行改造，将其供电电源经降能、滤波处理后接入时钟缓存器Clock Buffer芯片，将其输入/输出信号分别经RC滤波电路处理后输入/输出，并将其空pin连接电阻到地，使空pin的能量传递到大地中，从而避免电磁信号向空间的辐射；同时，将时钟缓存器Clock Buffer芯片的参考电源对应接口部分挖空，进而切断了耦合路径，使时钟缓存器Clock Buffer产生的能量不能从骚扰源传递到敏感源，从而从根本上防止电磁兼容问题的产生。

所述时钟缓存器Clock Buffer芯片的供电电源P2V5_AUX通过衰减器和电容滤波电路进行降能、滤波处理后接入时钟缓存器Clock Buffer芯片的VDD脚；将输入信号CLK_50M_R接入时钟缓存器Clock Buffer芯片的CLK脚，输出信号CLK_50M_0，CLK_50M_1和CLK_50M_2分别接入时钟缓存器Clock Buffer芯片的Q1脚，Q2脚和Q3脚，输入信号CLK_50M_R以及输出信号CLK_50M_0，CLK_50M_1和CLK_50M_2分别连接RC滤波电路；时钟缓存器Clock Buffer芯片的Q4脚连接电阻到地，GND脚接地。

所述衰减器为磁珠R6，所述供电电源P2V5_AUX串联磁珠R6，用于降低其输入能量，同时消除存在于电路中的RF噪声；所述供电电源P2V5_AUX串联磁珠R6的输出端与地之间分别连接电容C5，C6和C7，随后供电电源P2V5_AUX接入VDD脚，电容C5，C6和C7并联另一端接地。

所述磁珠R6的阻值为1800Ω，所述电容C5，C6和C7的电容量分别为0.1uf，0.1uf和1uf。

所述供电电源P2V5_AUX先后串联磁珠R6和电阻R5后接入时钟缓存器Clock Buffer芯片的OE脚。

所述电阻R5为4.7k电阻。

所述输入信号CLK_50M_R以及输出信号CLK_50M_0，CLK_50M_1和CLK_50M_2分别连接电阻R1，R2，R3和R4，电阻R1，R2，R3和R4的输入端与地之间分别连接电容C1，C2，C3和C4。

所述电阻R1，R2，R3，R4的阻值为22Ω～33Ω，所述电容C1，C2，C3和C4的电容量为10pf～18pf。

更优的，所述电阻R1，R2，R3，R4的阻值为22Ω，所述电容C1，C2，C3和C4的电容量为10pf，当出现辐射问题时，将电阻和电容调大，电阻R1，R2，R3，R4的阻值最大不超过33Ω，电容C1，C2，C3和C4的电容量最大不超过18pf。