[发明专利]一种SONO刻蚀中负载效应影响的减轻方法

说明书

本发明提供了一种SONO刻蚀负载效应影响的减轻方法，采用干法刻蚀的工艺，对于栅极线区域多余的氮化硅牺牲介质层进行了选择性的刻蚀，这样就能够有效的消除由于负载效应(Loading Effect)所造成的栅极线区域(GL Area)和沟道核心区域(CH Core Area)之间存在的高度差；而由于栅极线区域(GL Area)和沟道核心区域(CH Core Area)之间高度差的减少甚至消除，就能够避免最终插塞多晶硅在沟道核心区域不必要的残留，从而提高沟道结构的性能，进而提高3D NAND闪存的整体性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构制备工艺，特别是一种3D NAND闪存结构的沟道制造过程中SONO刻蚀的负载效应(Loading Effect)影响的减轻方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，在NOR型结构的3D闪存中，存储单元在位线和地线之间并联排列，而在NAND型结构的3D闪存中，存储单元在位线和地线之间串列排列。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于体积小、容量大。闪存器件根据存储单元的结构可分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物(SONO)器件。其中，SONO型闪存器件具有比浮置栅极型闪存器件更优的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO型闪存器件具有很薄的单元，并且便于制造。

具体的，现有技术中3D NAND闪存的沟道(Channel Hole)核心区域(Core Area)制备工艺中通常包括以下步骤：

S1：在衬底1表面沉积由层间介质层2-1和牺牲介质层2-2所组成的衬底堆叠结构(O/N Stacks)2，随后进行沟道刻蚀以形成通至衬底表面的沟道3，并在沟道底部形成硅外延层(SEG)4；

S2：沉积形成沟道侧壁堆叠结构，参见图1a，具体为，在所述沟道3的侧壁及硅外延层4的表面上沉积堆叠结构5，所述堆叠结构为SONO(多晶硅层5-1/氧化物层5-2/氮化物层5-3/氧化物层5-4)的堆叠结构；

S3：刻蚀沟道侧壁堆叠结构，参见图1b，具体为，沿所述沟道侧壁堆叠结构的底壁向下刻蚀，通至所述硅外延层4并形成一定深度的硅槽；同时去除覆盖所述衬底堆叠结构顶面的所述沟道侧壁堆叠结构；

S4：填充插塞氧化物，参见图1c，采用原子层沉积工艺(ALD)，先沉积氧化物层，再进行回刻，随后进行沟道的插塞氧化物6填充；

S5：平坦化插塞氧化物，参见图1d，采用化学机械研磨工艺(CMP)平坦化所述插塞氧化物6的表面，并露出最上层的牺牲介质层2-2；

S6：回刻插塞氧化物，参见图1e，回刻插塞氧化物6以形成多晶硅沉积沟道7；

S7：沉积插塞多晶硅，参见图1f，在多晶硅沉积沟道7中沉积插塞多晶硅8；

S9：平坦化插塞多晶硅，参见图1g，采用化学机械研磨工艺(CMP)平坦化所述插塞多晶硅8的表面，并露出最上层的牺牲介质层2-2。