[发明专利]锁相环电路

说明书

一种锁相环(Phase‑Locked‑Loop，PLL)电路包括：参考锁相环电路，被配置成产生参考时钟信号；单一时钟树电路，耦合到所述参考锁相环电路，且被配置成分配所述参考时钟信号；以及多个指定锁相环电路，耦合到所述时钟树电路，其中所述指定锁相环电路分别被配置成经由所述单一时钟树电路接收所分配的所述参考时钟信号并基于所述参考时钟信号来提供各自的时钟信号。

技术领域

本发明实施例涉及一种锁相环电路。更具体来说，本发明实施例涉及一种具有单一时钟树电路(clock tree circuit)的锁相环电路。

背景技术

锁相环(phase-locked-loop，PLL)电路已被广泛用作模拟电气系统及通信系统中的时钟分配器。锁相环电路为时钟分配带来的一些关键优点例如相位/延迟补偿、倍频(frequency multiplication)及工作周期校正(duty cycle correction)。锁相环电路能够使周期信号或时钟信号与参考时钟信号的倍频在相位上对齐。如名称(即，锁相)所暗示，锁相环电路的输出锁定传入参考时钟信号并以与所述参考时钟信号的平均频率相等的频率产生周期输出信号。当锁相环输出信号(即，锁相环电路的输出)追踪参考时钟信号进而使得所述锁相环输出信号的相位与所述参考时钟信号的相位之间的差异随着时间演进而保持恒定时，称所述锁相环电路“被锁定(locked)”。

在现今的在日益严格的时序约束条件内运作的高性能系统中，锁相环电路也已被用于数字电子电路及/或混合信号(即，模拟及数字)电路中。举例来说，充当系统芯片(system-on-chip，SoC)电路的时钟信号分配器的锁相环电路通常被制作成使得所述系统芯片电路位于单一芯片上。一般来说，系统芯片电路包括多个子系统电路，例如(举例来说，中央处理器(central processing unit，CPU)电路、通用串行总线(universal serialbus，USB)电路、图形处理单元(graphics processing unit，GPU)电路、串行高级技术附接(serial AT attachment，SATA)电路等)。子系统电路中的每一者在操作时可需要各自的时钟信号(即，各自的频率)。这样一来，现代系统芯片电路的锁相环电路通常包括多个子锁相环电路，所述子锁相环电路中的每一者被配置成经由至少一个各自的时钟树电路以各自的频率向对应的子系统电路提供特定时钟信号。

使用此种提供多个时钟信号的架构可能引起各种问题。举例来说，需要多个时钟树电路可能转而消耗额外的电力且不利地引发非期望噪声(例如，抖动噪声(jitternoise))。此外，考虑到电源噪声的干扰，所述多个子锁相环电路通常使用各自专用的电源信号(即，并非使用系统芯片电路的全局电源信号)，且此种子锁相环电路仅可在远离子系统电路(甚至远离每一子锁相环电路的对应的子系统电路)时采用。此可能相应地增大设计平面规划以对系统芯片电路进行布局的复杂度。因此，现有的锁相环电路并不尽如人意。

发明内容

一种锁相环(Phase-Locked Loop，PLL)电路。锁相环电路包括参考锁相环电路、单一时钟树电路以及多个指定锁相环电路。参考锁相环电路被配置成产生参考时钟信号。单一时钟树电路耦合到参考锁相环电路，且被配置成分配参考时钟信号。指定锁相环电路耦合到时钟树电路。指定锁相环电路分别被配置成经由单一时钟树电路接收所分配的参考时钟信号并基于参考时钟信号来提供各自的时钟信号。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据一些实施例的包括锁相环(PLL)架构的系统芯片(SoC)电路的示例性方块图。

图2A示出根据一些实施例的图1所示的锁相环架构的参考锁相环电路的示例性方块图。