[发明专利]利用经掩码的全寄存器访问实现部分寄存器访问的处理器、方法和系统

说明书

公开利用经掩码的全寄存器访问实现部分寄存器访问的处理器、方法和系统。一种方法包括接收打包数据指令，该指令指示第一较窄的源打包数据操作数和较窄的目的地操作数。将该指令映射到经掩码的打包数据操作，该经掩码的打包数据操作指示比第一较窄的源操作数宽且包括第一较窄的源操作数的第一较宽的源打包数据操作数，且指示比较窄的目的地操作数宽且包括较窄的目的地操作数的较宽的目的地操作数。生成打包数据操作掩码，其包括用于由经掩码的打包数据操作存储的打包数据结果的每个对应结果数据元素的掩码元素。与由经掩码的操作存储的、本来不会由打包数据指令存储的结果数据元素对应的所有掩码元素将被掩码掉。利用打包数据操作掩码执行经掩码的操作。将打包数据结果存储在较宽的目的地操作数中。

本发明专利申请是2014年03月28日提交的申请号为201410122763.3，名称为“利用经掩码的全寄存器访问实现部分寄存器访问的处理器、方法和系统”的发明专利申请的分案申请。

技术领域

本文所述的各实施例一般涉及处理器。特别地，本文所述的各实施例一般涉及访问处理器中的寄存器。

背景技术

许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，打包数据指令、向量指令或者SIMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理器可具有并行执行硬件，该并行执行硬件响应于打包数据指令来同时或并行地执行多个操作。

多个数据元素可在一个寄存器或存储器位置内被打包为打包数据。在打包数据中，寄存器或者其他存储位置的位可逻辑地分成数据元素序列。例如，128位宽的打包数据寄存器可具有两个64位宽的数据元素、四个32位数据元素、八个16位数据元素等。

在一些处理器架构中，多年来指令所使用的打包数据操作数的宽度已经增加。这种增加的打包数据宽度一般使得能够并发或并行处理更多的数据元素，这有助于改进性能。即使存在利用较宽的打包数据操作数的指令，但一般仍期望支持利用较窄打包数据操作数的旧指令，以例如提供向后兼容性。此外，通常用于存储较窄打包数据操作数的较窄寄存器可重叠(aliase)在用于存储较宽或扩展打包数据操作数的较宽寄存器上。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是处理器的实施例的框图。

图2是一组合适的打包数据寄存器的第一实施例的框图。

图3A是在一些处理器中现有的一组寄存器的框图。

图3B是一组合适的打包数据寄存器的第二实施例的框图。

图4是指令处理装置的实施例的框图。

图5是在处理器中的方法的实施例的流程框图。

图6是示出部分寄存器访问操作的框图，可响应于部分寄存器访问指令在重叠在较宽操作数上的较窄操作数上执行该部分寄存器访问操作。

图7是可响应于指示较窄操作数的部分寄存器访问打包数据指令在较宽操作数上执行的经掩码的全寄存器访问打包数据操作的示例实施例的框图。

图8是示出部分寄存器访问操作的框图，可响应于部分寄存器访问指令，在重叠在较宽操作数上的较窄操作数上执行该部分寄存器访问操作。

图9是可响应于指示较窄操作数的部分寄存器访问打包数据指令在较宽操作数上执行的经掩码的全寄存器访问打包数据操作的示例实施例的框图。

图10是示出部分寄存器访问操作的框图，可响应于部分寄存器访问指令，在重叠在较宽操作数上的较窄操作数的非对应数据元素上执行该部分寄存器访问操作。