[发明专利]基于基板的扇出型晶圆级封装

说明书

本发明提供了基于基板的扇出型晶圆级封装的制造方法和装置。所述方法包括提供基板，施加第一光致抗蚀剂图案，沉积铜或铜合金，施加第二光致抗蚀剂图案，通过沉积铜或铜合金层形成芯片连接部位支柱，以及通过倒装片结合连接半导体器件。所述连接包括在半导体器件与基板之间形成多个互连凸块以及在所述半导体器件与所述基板之间形成空间。所述方法还包括包封所述半导体器件，薄化所述基板的第二面，在所述第二面上施加球栅阵列图案并用铜蚀刻所述第二面，施加阻焊层，连接多个球滴，以及将单元切单颗分离。

技术领域

本发明涉及半导体器件封装。更具体而言，本发明涉及扇出型晶圆级半导体器件封装。

背景技术

模制塑料封装对集成电路器件(裸片(die))提供环境防护。此类封装通常包括至少一个半导体器件(裸片)，其输入/输出(I/O)点电连接至引线框架型基板(lead frametype substrate)或中介层型基板(interposer type substrate)，且模制化合物涂覆该裸片和至少部分基板。通常使用引线结合(wire bonding)法、载带结合(tape bonding)法或倒装片结合(flip-chip bonding)法将裸片上的I/O焊盘(pad)电连接至基板上的结合部位。所述引线框架或中介层基板在I/O焊盘与封装外部的电路之间传输电信号。

扇出型晶圆级封装(FOWLP)为多个裸片提供更高的集成度和更多的外部接触。传统的FOWLP允许更小的封装，同时增加I/O连接的数量。具体而言，裸片被封装在诸如包含环氧树脂的复合材料等材料中。重布线层(RDL，redistribution layer)然后形成于裸片上和密封剂(encapsulant)上。所述RDL将裸片上的I/O连接重新布线到密封剂的外围。

因此，与晶圆级封装相比，FOWLP提供了更薄的轮廓(profile)，并增加了I/O连接，同时提高了热性能和电气性能。然而，标准FOWLP工艺经常导致由热处理造成的重构晶圆翘曲，或者在封装过程或处理期间的裸片移动。结果是浪费了晶圆材料，增加了制造成本。

与本申请共同所有的题为“Solder bump UBM structure”的美国专利7,915,741公开了一种改善半导体器件上的应力的凸块下(under bump)金属结构，并通过引用将该专利全部内容结合于此。然而，该专利并未解决下述对FOWLP的需求，即通过将半导体器件直接连接至互连凸块而减少芯片损耗(wastage)并消除模制过程中的移位(shifting)。

与本申请共同所有的题为“Lead frame routed chip pads for semiconductorpackages”的美国专利7,795,710公开了一种对外部和内部引线端进行布局(patterning)并对来自单导电基板的电路进行布线(routing)的方法，并通过引用将该专利全部内容结合于此。然而，该专利并未解决下述对FOWLP的需求，即通过将半导体器件直接连接至互连凸块而减少芯片损耗并消除模制过程中的移位。

因此，提供通过减少芯片损耗来解决这些问题的FOWLP将是有利的。

发明内容