[发明专利]半导体器件及其制造方法

说明书

提供了一种半导体器件及其制造方法，所述半导体器件包括：一系列金属布线层以及位于金属布线层中的上金属布线层上的互补成对的平面场效应晶体管(FET)。上金属布线层为M3或比M3更高的层。每个FET包括结晶材料的沟道区。结晶材料可以包括多晶硅。上金属布线层M3或比M3更高的层可以包括钴。

本专利申请要求于2016年11月04日提交的题为“包括插入在较高金属层处的中继器/缓冲器的低温生长的多晶硅类CMOS(Low temperature grown poly-silicon basedCMOS including Repeaters/Buffers inserted at higher metal layers)”的第62/417,971号美国临时专利申请和2017年02月24日提交的第15/442,592号美国非临时专利申请的优先权和权益，该专利申请的全部内容通过引用包含于此。

技术领域

本公开的示例实施例的一个或更多个方面涉及在上金属布线层处包括晶体管的半导体装置。

背景技术

对于按比例缩小节点(例如，7nm节点及以上)处的芯片，整体芯片性能会受到后段制程(BEOL)的互连性能的严重限制。这是由于线电阻和通路电阻随着特征尺寸的减小而显著增大导致的。随着特征尺寸按比例缩小，金属节距和晶体管也按比例缩小。金属节距的减小(即，使金属线之间的距离减小)能导致每单位长度电容的增大。此外，也与金属节距的减小相关，互连的剖面面积的减小能导致互连的电阻率的非线性增大，从而使互连通路电阻和互连线电阻增大(例如，劣化)，进而使整体芯片性能变差(例如，劣化)。简短言之，在前段制程(FEOL)处，器件的简单几何学按比例缩小确实能改善晶体管性能。然而，由于按比例缩小的金属节距导致相应更高的电容-电阻(RC)延迟，造成该改善不能简单地通过BEOL来体现。

为了改善BEOL的互连性能，可以插入(insert)中继器来提升长程布线的信号电平，例如，提升比金属2(M2)层中的布线更高的例如M3或M4等层中的布线的信号电平，以使相应的电路性能提高或最大化。铜(Cu)通常用于金属层且会导致对中继器的污染。此外，用于将中继器连接到更高金属布线层的CMOS功能的故障也会导致中继器劣化。

为了增强对本发明的背景的理解而提供在本背景技术部分中公开的上述信息，因此，其可能包含不构成现有技术的信息。

发明内容

本公开涉及半导体器件的各种实施例。在一个实施例中，半导体器件包括金属布线层M1至Ma(a为选自4或更大的整数)；以及互补成对的平面场效应晶体管(FET)，位于金属布线层Mb(b小于a并选自3或更大)上，其中，FET中的每个包括由多晶材料形成的沟道区。

多晶材料可以包括多晶硅。

b可以为3，并且M3可以包括钴(Co)或钌(Ru)。

M1、M2和M3可以均包括钴(Co)或钌(Ru)。

半导体器件还可以包括位于金属布线层Mb上的绝缘层，并且互补成对的平面FET位于绝缘层上。

多晶材料可以具有约1eV或更大的带隙和约100cm²/V-sec或更大的迁移率。

半导体器件可以在成对的平面FET之间包括或不包括使成对的平面FET彼此隔离的浅沟槽隔离(STI)。

成对的平面FET中的每个FET还可以包括源极区和漏极区，源极区和漏极区包括沟道区的结晶材料或多晶材料。

每个FET还可以包括与源极区和漏极区直接接触的成对的金属区，规则的自对准硅化物形成在所述成对的金属区与源极区和漏极区之间。

金属区可以包括Ti、Ni、Pt和/或Co。

互补成对的平面FET可以处于反相器构造。