[发明专利]半导体器件及制造半导体器件的方法

说明书

本公开涉及半导体器件及制造半导体器件的方法。包括鳍式低耐压晶体管和鳍型高耐压晶体管的半导体器件的性能得到改善。在通过第一元件隔离膜彼此隔离的多个第一鳍中的每一个上形成低耐压晶体管，以及形成高耐压晶体管，该高耐压晶体管具有包括多个第二鳍的顶部和侧表面的沟道区域和在彼此相邻的第二鳍之间的半导体衬底的顶部。此时，围绕包括一个高耐压晶体管的沟道区域的一部分的第二鳍的第二元件隔离膜的顶部低于第一元件隔离膜的顶部。

相关申请交叉参考

在2016年10月28日提交的包括说明书、附图和摘要的日本专利申请No.2016-211436的公开内容通过整体引用并入本文。

技术领域

本发明涉及半导体器件及制造半导体器件的方法，更具体地，涉及一种有效地应用于包括鳍式场效应晶体管的半导体器件的技术。

背景技术

鳍式场效应晶体管被称为以高速工作的场效应晶体管，并且允许减小漏电流、功耗和尺寸。鳍式场效应晶体管(FINFET)例如是具有包括在衬底上方突出的板状(壁状)半导体层的图案的沟道层的半导体元件，并且具有栅电极，该栅电极被形成以便跨越(straddle)图案。

日本未审专利公开No.Hei01(1989)-82672描述了金属氧化物半导体场效应晶体管(MOSFET)在半导体衬底的形成有沟道的主表面中具有多个沟槽，以扩展有效沟道宽度。

日本未审专利公开No.2002-49286描述了在倾斜方向上对鳍执行离子注入，从而将相同量的杂质引入鳍的侧表面部分和上平面部分。

通常，需要减小半导体器件的尺寸并提高集成度，并且鳍式场效应晶体管现在作为满足这些要求的一种结构是关注的主题。可以在鳍上形成配置为逻辑电路的低电阻FET或配置为闪存的FET。另一方面，必须对在产生用于闪存的写入和擦除的高电压的电路中使用的高耐压MOSFET等施加大电流。因此，难以提供具有与低耐压晶体管类似的结构的高耐压鳍式MOSFET。

具体地说，尽管通过使用鳍结构可以减小低电阻FET和配置为闪速存储器的FET的尺寸，但高耐压FET的尺寸不太可能减小，这阻碍了半导体设备尺寸的减小。

发明内容

本说明书和附图的描述将阐明其它目的和新颖特征。

本申请中公开的典型的一个实施例简要总结如下。

一个实施例的半导体器件包括设置在鳍上的低耐压晶体管和具有包括多个其他鳍的相应表面以及位于鳍之间的半导体衬底的顶部的沟道的高耐压晶体管。

根据一个实施例的制造半导体器件的方法是形成设置在鳍上的低耐压晶体管，并形成具有沟道的高耐压晶体管，该沟道包括多个其它鳍的相应表面以及位于鳍之间的半导体衬底的顶部。

根据本申请中公开的一个实施例，可以提高半导体器件的性能。

附图说明

图1是示出本发明的第一实施例的半导体芯片的布局结构的示意图。

图2是示出本发明的第一实施例的半导体器件的立体图。

图3是示出本发明的第一实施例的半导体器件的截面图。

图4是示出本发明的第一实施例的半导体器件的截面图。

图5是在半导体器件的制造期间的本发明的第一实施例的半导体器件的截面图。

图6是在图5之后的制造过程期间半导体器件的截面图。

图7是在图6之后的制造过程期间半导体器件的截面图。

图8是在图7之后的制造过程期间半导体器件的截面图。