[发明专利]一种制造沟槽MOSFET的方法

说明书

公开了一种制造沟槽MOSFET的方法。包括：在半导体衬底上形成外延半导体层；在外延半导体层中形成从第一表面延伸至其内部的沟槽；在沟槽的下部形成第一绝缘层和屏蔽导体；形成体区、源区以及漏极电极，其中，在形成第二绝缘层的步骤中，采用至少部分地填充所述沟槽的上部的硬掩模对第二绝缘层进行图案化。形成第二绝缘层的步骤包括：在沟槽的上部形成共形的第二绝缘层，第二绝缘层覆盖沟槽的上部侧壁和屏蔽导体的顶部；在沟槽的上部填充多晶硅层；采用多晶硅层作为硬掩模，刻蚀去除第二绝缘层位于沟槽的上部侧壁上的部分；以及去除所述多晶硅层。本发明简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。

技术领域

本发明涉及半导体技术，更具体地，涉及一种制造沟槽MOSFET的方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如在功率变换器中作为开关。

其中，屏蔽栅极沟槽MOSFET相对于传统的MOSFET的优势在于，屏蔽电极减小了栅极-漏极电容，并提高了晶体管的截止电压。栅极电极和屏蔽电极通过介电层而彼此绝缘，该介电层还称作极间电介质或IED。IED必须具有足够的质量和厚度来支持可能存在于屏蔽电极和栅极电极之前的电势差。此外，屏蔽电极和IED层之间的接口处和IED层中的接口阱电荷和介电阱电荷与用于形成IED层的方法主要相关。

现有技术中，确保足够强度和足够可靠的高质量IED以提供需要的电学特性，在形成栅极电极和屏蔽电极之间的IED层时，一般采用沉淀高密度等离子体氧化膜等方式。沉淀等离子氧化膜的方式工艺繁琐，操作复杂，并且生产成本高。因此，需要一种用于形成屏蔽栅极沟槽MOSFET的方法来满足对高质量IED的需求，在降低生产成本的前提下，确保屏蔽栅极沟槽MOSFET的性能。

发明内容

有鉴于此，本发明的目的在于提供一种制造沟槽MOSFET的方法，简化现有技术中形成沟槽MOSFET的工艺步骤，从而降低生产成本。

根据本发明提供一种制造沟槽MOSFET的方法，包括：在半导体衬底上形成具有第一掺杂类型的外延半导体层；在所述外延半导体层中形成从第一表面延伸至其内部的沟槽；在所述沟槽的下部形成第一绝缘层和屏蔽导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述屏蔽导体与所述外延半导体层隔开；在所述屏蔽导体的顶部形成第二绝缘层；形成体区、源区以及漏极电极；其中，在形成第二绝缘层的步骤中，采用至少部分地填充所述沟槽的上部的硬掩模对所述第二绝缘层进行图案化。

优选地，其中，所述形成第二绝缘层的步骤包括：在所述沟槽的上部形成共形的第二绝缘层，所述第二绝缘层覆盖所述沟槽的上部侧壁和所述屏蔽导体的顶部；在所述沟槽的上部填充多晶硅层；采用所述多晶硅层作为所述硬掩模，刻蚀去除所述第二绝缘层位于所述沟槽的上部侧壁上的部分；以及去除所述多晶硅层。

优选地，其中，所述填充多晶硅层的步骤包括：沉积多晶硅层，所述多晶硅层包括位于所述沟槽内的第一部分和位于所述第一表面上的第二部分；采用回刻蚀去除所述多晶硅层的第二部分，以暴露所述第二绝缘层的顶端。

优选地，其中，还包括进一步回刻蚀去除所述多晶硅层的第一部分中至少一部分。

优选地，其中，所述回刻蚀为干法刻蚀。

优选地，其中，所述第一绝缘层为采用热氧化或低压化学气相沉积形成的氧化层。

优选地，其中，所述第二绝缘层为采用低压化学气相沉积或等离子体增强化学气相沉积形成的氧化层。

优选地，其中，所述栅介质层为采用热氧化形成的氧化层。

优选地，其中，所述屏蔽导体和所述栅极导体分别为采用低压化学气相沉积形成的多晶硅层。