[发明专利]基于交替变换脉冲的CMOS图像数据的训练方法

权利要求书

1.基于交替变换脉冲的CMOS图像数据的训练方法，该训练方法通过位校正、字校正以及通道校正后输出并行图像数据；

位校正过程为：

输入的串行图像数据首先经iodelay1进行相位可控的延迟；位校正由控制器产生的控制信号iodelay_reset_pulse和iodelay_ce_pulse进行控制，经控制异步FIFO转换为伴随时钟域信号iodelay_reset_pulse_io和iodelay_ce_pulse_io分别送入iodelay1的reset和ce脚进行控制；控制器产生的控制信号train为高电平，控制器产生的控制信号vtz为低电平；

字校正过程为：

经过iserdes1进行1：p/2的串并转换的p/2位的并行数据，再经过异步数据异步FIFO将伴随时钟域的数据转换到全局时钟域，再经gearbox的1:2转换最终实现1：p的串并转换；

字校正由控制器产生的控制信号bitslip和bitslip的脉冲信号bitslip_pulse进行控制；控制信号bitslip直接送入gearbox；脉冲信号bitslip_pulse经控制异步FIFO转换为伴随时钟域信号bitslip_pulse_io，最终送入iserdes1的bitslip管脚；

控制器产生的控制信号train为高低交替变化的脉冲信号，控制器产生的控制信号vtz为与控制信号train相位相反的高低交替变化的脉冲信号；

所述控制器产生参考基准信号wordstate_train，占空比为50％，脉冲宽度为控制信号Train的相位与参考基准信号wordstate_train的相位相同，控制信号vtz的相位与参考基准信号wordstate_train的相位相反；

通道校正过程为：全局时钟域的p位并行数据经ram based shifer进行并行数据的可控数据位延迟；通道校正由控制器产生的控制信号chan_shift进行控制；控制器产生的控制信号train和控制信号vtz为周期信号，在每个周期内控制信号train的正脉冲宽度为控制信号train的相位与参考基准信号wordstate_train的相位相同；控制信号vtz在每个周期内的负脉冲宽度为控制信号vtz的相位与参考基准信号wordstate_train的相位相同，f_{clk_io}为串行图像数据的DDR伴随时钟频率。

2.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；

字校正过程中，控制器产生的控制信号train为高低交替变化的脉冲信号，占空比为50％，脉冲宽度为控制信号vtz为高低变化的脉冲信号，占空比为50％，脉冲宽度为

3.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；所述字校正的具体步骤为：

步骤一、对iserdes1输出的p/2位的并行数据data_in进行数据整合操作，获得并行数据data_t1；

设定p次控制信号bitslip_pulse为一个循环周期；在前p/2次数据不变，在后p/2次p/2位的并行数据data_in的前p/4位和后p/4位交换；

步骤二、位宽为p/2位并行数据data_t1经过1:4的串并转换器转换为位宽为2p的并行数据data_out_bbuf；

步骤三、在p次bitslip_pulse为一个循环周期的基础上，字校正最多持续ip次bitslip_pulse，4≤i≤24；

将位宽为2p的并行数据data_out_bbuf划分为四组位宽为p/2位的并行数据，data_out_bbuf_a4为data_out_bbuf的2p～(3p/2+1)位；

data_out_bbuf_a3为data_out_bbuf的3p/2～(p+1)位；

data_out_bbuf_a2为data_out_bbuf的p～(p/2+1)位；

data_out_bbuf_a1为data_out_bbuf的p/2～1位；

最终输出的并行数据data_out分别由data_out_bbuf_a4、data_out_bbuf_a3、data_out_bbuf_a2和data_out_bbuf_a1中每次选取两组组合成位宽为p位的并行数据输出。

4.根据权利要求1所述的基于交替变换脉冲的CMOS图像数据的训练方法，其特征在于；

在第一个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a1组合赋值；

在第二个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a3组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a2组合赋值；

在第三个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a1和data_out_bbuf_a3组合赋值；

在第四个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a2组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a1组合赋值；

在第五个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值；

在第六个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a4和data_out_bbuf_a1组合赋值，在后半段时间由data_out_bbuf_a2和data_out_bbuf_a3组合赋值；

最后一个p次bitslip_pulse时间，输出的并行数据data_out在前半段时间由data_out_bbuf_a1和data_out_bbuf_a4组合赋值，在后半段时间由data_out_bbuf_a3和data_out_bbuf_a2组合赋值。