[发明专利]用于在FDSOI技术中形成不同厚度的半导体层的方法

说明书

在完全耗尽的SOI晶体管中，可以为不同类型的晶体管提供专门设计的半导体材料，从而例如能够减少需要在适度高的操作电压下操作的晶体管中的热载流子注入。为此，可以选择性地针对一种类型的晶体管应用良好可控的外延生长技术，同时不会过度地影响不同类型晶体管的材料特性的调整。

技术领域

本公开一般地涉及用于高度复杂的集成电路的制造技术，该集成电路包括基于通过在晶体管元件的沟道区域中设置足够薄的半导体材料而获得的完全耗尽的沟道配置的先进晶体管元件。

背景技术

由于对具有优异性能和/或降低的功耗的电子器件的持续需求，代表任何现代电子器件的核心的集成电路必须通过稳定地减小作为复杂集成电路以及其它相关电路元件的主干的晶体管元件的整体尺寸来满足这些要求。在制造需要诸如高度复杂的逻辑单元、快速大型存储元件等的复杂实体的集成电路的特定领域中，鉴于制造成本、工艺复杂性等因素，与可用于形成复杂的控制逻辑和存储器件的其它工艺技术相比，CMOS技术因其卓越的特性，仍然是最有希望的方法之一。在过去的几十年中，有关增加整体性能和/或降低功耗的要求在最近的30nm或更小的器件代中导致晶体管元件的特征尺寸不断减小，这一方面导致较高的性能、显著降低的每个晶体管的成本等等，另一方面使得工艺工程师不断面临着越来越多的问题，为了能够进一步向更高的集成密度和增加的整体性能方面发展，必须适当地解决这些问题。

例如，在接近30nm或更小的沟道长度时，用于实现导致高导电性和良好可控性的沟道区域的公认的工艺策略除了许多其它复杂开发之外要求极为复杂的技术，以用于在沟道区域中适当地放置高浓度的掺杂剂。另一方面，通常减小的沟道长度增加了对所谓的短沟道效应的敏感度，这基本上导致在建立从源区到漏区的导电路径以及在适当地中断导电路径时的可控性降低。也就是说，源区和漏区之间的距离现在变得非常小，从而使得栅电极可能不再适当地静电控制沟道区域。栅电极的控制沟道区域的能力降低的结果是亚阈值振幅增加，这又导致在沟道区域实际处于关断状态时的较高的泄漏电流。此外，对于较短的沟道长度，阈值电压可能基本上降低，从而减少了用于适当静电沟道控制的余量。简言之，将晶体管设计为具有适度高的导通电流将导致在处于关断状态下产生不可接受的高泄漏电流，而另一方面，在关断状态期间减小泄漏电流将明显涉及驱动电流减小。

虽然可以通过使用包括高k电介质材料的复杂栅电极结构结合适当设计的含金属电极材料来建立沟道区域上的栅电极的优异静电控制，但是当使用30nm和更小的沟道长度时，由于沟道区域中的掺杂剂浓度的显著波动，因此随着沟道长度的缩小出现另外的问题。也就是说，作为将掺杂原子放置在沟道材料的晶格位置处时的不可避免的变化的随机掺杂剂波动对于量级为1000个掺杂原子的低数量掺杂原子而言可高达10％，从而导致从一个晶体管到另一个晶体管的显著器件变化。对于设置在单个集成电路中的数百万或数十亿个晶体管，这些从晶体管到晶体管的显著波动导致跨单个集成电路器件以及跨多批或多组集成电路的不可接受的性能变化。

鉴于与关键尺寸的缩小相关联的这些和许多其它额外的问题，已经提出了诸如三维晶体管的复杂器件架构，以便显著减小上述问题的影响。尽管将三维晶体管架构实现到用于制造复杂集成电路的整个制造工艺内可能是有希望的策略，然而，似乎必须应用非常复杂且由此成本密集的工艺技术，并且必须新开发许多新的工艺策略，以便获得用于量产的可靠且可重复的生产工艺。