[发明专利]使用半双向图案化形成半导体器件的方法

说明书

本发明涉及一种使用半双向图案化形成半导体器件的方法。提供了使用半双向图案化制造集成电路器件的器件和方法。一种方法例如包括：获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体器件；图案化第一组线；在第一组线之间图案化第二组线；蚀刻以限定第一和第二组线的组合；沉积第二光刻叠层；沿垂直于第一和第二组线的方向图案化第三组线；蚀刻以限定第三组线，留下OPL；在OPL上沉积间隔物；蚀刻间隔物，留下垂直间隔物的组；以及使用第三硬掩模层和垂直间隔物的组作为掩模蚀刻第二硬掩模层。

技术领域

本发明涉及制造半导体器件的方法，更具体地，涉及使用具有临界间隔控制的半双向图案化的方法。

背景技术

对于节点(尤其是在7nm节点)的64纳米(nm)及以下的间距，节点的自对准双重图案化(SADP)存在挑战。例如，由于连接能力，功率轨道(rail)变为挑战，例如，金属1、2和3区域对于金属取向需要更多的方向性，最终像“订书钉(staple)”而不是传统的“轨道”。有限的图案变化不允许适当的节点的间隔和图案化来控制端部结构。

因此，可能需要开发使用半双向图案化制造节点的方法。

发明内容

通过在一方面提供一种方法来克服现有技术的缺点并且提供其它优点，此方法例如包括：获得具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层和光刻叠层的中间半导体器件；沿第一方向图案化第一组线；在所述第一组线之间沿所述第一方向图案化第二组线；蚀刻所述光刻叠层以限定所述第三硬掩模层中的所述第一和第二组线的组合；在所述第二硬掩模层和所述第三硬掩模层上沉积第二光刻叠层；沿垂直于所述第一和第二组线的第二方向图案化第三组线；蚀刻限定所述第三硬掩模层中的所述第三组线的所述第二光刻叠层，在所述第三组线未被蚀刻的所述第三硬掩模层上方留下光学平坦化层(OPL)；在所述OPL和所述第三组线中的所述第二硬掩模层之上沉积间隔物；蚀刻所述间隔物，留下衬在所述第三组线上的垂直间隔物的组；去除所述OPL；以及使用所述第三硬掩模层和所述垂直间隔物的组作为掩模蚀刻所述第二硬掩模层。

在另一方面，提供一种中间半导体器件，其例如包括：电介质层；第一硬掩模层；氮化物线的组，所述氮化物线为沿第一方向上且周期性设置并为约15nm到约35nm宽；以及连接氮化物线的组，所述连接氮化物线为沿第二方向并为约10nm到约30nm宽，其中所述组的连接氮化物线的宽度小于所述组的氮化物线的宽度。

附图说明

本发明的一个或多个方面作为说明书结尾处的权利要求中的示例而被特别指出并且明确地要求保护。当结合附图阅读以下详细描述时，本发明的前述及其它目的、特征和优点是显而易见的，其中：

图1示出了根据本发明的一个或多个方面的用于形成中间半导体互连结构的方法的一个实施例；

图2A示出了根据本发明的一个或多个方面的具有电介质层、第一硬掩模层、第二硬掩模层、第三硬掩模层以及具有图案化的第一组线的光刻叠层的中间半导体互连结构的一个实施例的俯视图；

图2B示出了根据本发明的一个或多个方面的图2A的结构的横截面立体等距三维图；

图3A示出了根据本发明的一个或多个方面的在图案化第二组线之后的图2A的结构；

图3B示出了根据本发明的一个或多个方面的图3A的结构的横截面立体等距三维图；

图4A示出了根据本发明的一个或多个方面的在蚀刻光刻叠层以限定第三硬掩模层中的第一和第二组线的组合之后的图3A的结构；

图4B示出了根据本发明的一个或多个方面的图4A的结构的横截面立体等距三维图；

图5A示出了根据本发明的一个或多个方面的在沉积第二光刻叠层并图案化第三组线之后的图4A的结构；

图5B示出了根据本发明的一个或多个方面的图5A的结构的横截面立体等距三维图；