[发明专利]一种制膜方法

说明书

本发明属于半导体加工技术领域，具体涉及一种制膜方法。该制膜方法，用于在晶圆上溅射形成薄膜，包括溅射步骤：所述溅射步骤包括循环的第一溅射阶段和第二溅射阶段，从而调节所述薄膜的密度和应力，直至所述薄膜的厚度满足设定要求。该制膜方法通过向靶材施加脉冲直流溅射方式，并调节所述脉冲直流功率的占空比和/或功率值，来控制薄膜的沉积速率，实现在高功率下，增加溅射能量但并不增加薄膜的沉积速率，平衡沉积速率和溅射能量的关系，达到增加薄膜的致密性，并适当降低薄膜的沉积速率，延长薄膜工艺时间，增加生产稳定性，获得应力更大的薄膜。

技术领域

本发明属于半导体加工技术领域，具体涉及一种制膜方法。

背景技术

近年来，随着集成电路的大规模发展，芯片关键尺寸不断缩小，铜互连制造工艺面临的挑战越来越多。为了保证16nm以下及更小的铜互连结构的紧凑以及结构的完整性，需要更加先进的硬掩膜技术。在更加先进的工艺制造流程中，硬掩膜技术(Hardmask)主要作用是保持较软的超低k电介质材料中的铜线和通孔的图形完整性。然而随着芯片制程尺寸的不断缩小，传统的硬掩膜层(如TiN层)存在多种问题无法适用于更先进的集成电路工艺制程。一方面，传统的硬掩膜薄膜密度较低，在制备薄膜时需要沉积较厚的厚度，这就大大增加了蚀刻深孔(Via)的深宽比，且增加了后续金属导电层在深孔中的填充等一系列工艺的难度，因此急需增加硬掩膜薄膜的密度，以减小薄膜沉积厚度，尽量缩小蚀刻深孔的深宽比；另一方面，传统的硬掩膜工艺薄膜沉积后均为压缩应力(Compress，即压应力)可能会导致电介质薄膜中狭窄的铜线图案发生变形或者倒塌。因此，为保持蚀刻的一致性，急需要制备更加致密且应力更大(Tensile，即张应力)的TiN硬掩膜以适应更先进的集成电路制程。

在集成电路制造工艺中，物理气相沉积(PVD)方式被广泛用于沉积许多种不同的金属层、硬掩膜等相关材料层。利用上述常规的溅射设备，目前行业内28nm工艺一般采用直流(DC)溅射工艺，未能实现TiN薄膜密度大于5.0g/cc的突破，且无法实现较大应力薄膜的制备。而28nm以下工艺则需要TiN薄膜密度超过5.0g/cc，甚至达到5.2g/cc的薄膜密度，且薄膜应力要求为张应力。在溅射工艺中如要获得高密度薄膜需要具有更大的溅射能量、更快的沉积速率、更高的工艺温度、更低的溅射工艺压力等，然而要获得较大应力的薄膜则需要更高的工艺压力、较小的溅射能量、更低的沉积速率等，这与高密度的需求部分相互冲突，因此找到一种适合的工艺方案同时实现高密度和大应力的需求难度很大。

发明内容

本发明所要解决的技术问题是针对现有技术中上述不足，提供一种制膜方法，基于溅射工艺形成高密度张应力的薄膜的制备，以满足更加先进的集成电路工艺。

解决本发明技术问题所采用的技术方案是该制膜方法，用于在晶圆上溅射形成薄膜，包括溅射步骤：所述溅射步骤包括循环的第一溅射阶段和第二溅射阶段，从而调节所述薄膜的密度和应力，直至所述薄膜的厚度满足设定要求。

优选的是，所述溅射步骤包括：

向靶材施加脉冲直流功率，并调节所述脉冲直流功率的占空比和/或功率值，以形成所述循环的第一溅射阶段和第二溅射阶段。

一种实施方式中，所述第一溅射阶段的所述脉冲直流功率的占空比为40％～80％，所述第二溅射阶段的所述脉冲直流功率的占空比为0％～20％。

优选的是，所述溅射步骤的所述脉冲直流功率的功率值为5kW～10kW。

一种实施方式中，在所述溅射步骤前，还包括启辉步骤：向靶材施加射频功率。

优选的是，在所述第一溅射阶段，向靶材施加脉冲直流功率同时，向靶材施加射频功率。

优选的是，所述第一溅射阶段的所述脉冲直流功率的占空比为0％，所述第二溅射阶段的所述脉冲直流功率的占空比为40％～80％。