[发明专利]一种阵列基板及其制造方法、液晶显示装置

说明书

技术领域

本发明涉及液晶显示技术领域，特别涉及一种阵列基板及其制造方法、液晶显示装置。

背景技术

液晶显示装置因其重量轻、体积小、功能低等优点，已经成为目前使用最广泛的平板显示装置，应用于手机、数字相机、计算机等电子设备中。

本申请的发明人在长期的研发中发现，随着液晶显示装置解析度的增加，像素充电时间减短，由于像素的负载不变，使得像素的充电率下降；同时，由于液晶显示装置中的扫描线和数据线存在大量交叠区域，在充电时形成寄生电容，与扫描线和数据线本身的电阻同时作用，成为信号延迟的主要因素，也对像素的充电率造成影响，降低液晶显示装置的显示效果。

发明内容

本发明提供一种阵列基板及其制造方法、液晶显示装置，以解决现有技术中液晶显示装置中的信号延迟、充电率低的技术问题。

为解决上述技术问题，本发明采用的一个技术方案是提供一种阵列基板，包括：

多条扫描线；

多条数据线，与所述多条扫描线彼此交叉设置，从而定义出多个像素区域；

多条辅助线段，其中，每条所述扫描线和/或每条所述数据线分别对应至少一条辅助线段，所述扫描线和/或所述数据线与所述对应的辅助线段电容耦合以降低所述扫描线和/或所述数据线上的信号延迟时间。

为解决上述技术问题，本发明采用的另一个技术方案是提供一种阵列基板的制造方法，包括：

在基板上形成多条扫描线、多条第一辅助线段和多个薄膜晶体管的栅极，其中，每个所述薄膜晶体管的栅极与一条对应的所述扫描线相连；

形成所述多个薄膜晶体管的半导体层；

形成多条数据线、多条第二辅助线段和所述多个薄膜晶体管的源极和漏极，其中，每个所述薄膜晶体管的源极与一条对应的所述数据线相连；

形成多个像素电极，其中，每个所述像素电极与一个对应的所述薄膜晶体管的漏极相连；

其中，每条所述扫描线和/或每条所述数据线分别对应至少一条辅助线段，所述扫描线和/或所述数据线与所述对应的辅助线段电容耦合以降低所述扫描线和/或所述数据线上的信号延迟时间。

为解决上述技术问题，本发明采用的又一个技术方案是提供一种液晶显示装置，包括上述的阵列基板。

本发明通过在阵列基板的每条扫描线和/或每条数据线分别对应设置至少一条辅助线段，以降低扫描线和/或数据线上的信号延迟时间，提高充电率，改善显示效果。

附图说明

图1是本发明阵列基板实施例的结构示意图；

图2是本发明阵列基板实施例的像素结构示意图；

图3是本发明阵列基板实施例的阵列基板等效电路示意图；

图4是本发明阵列基板实施例的像素充电波形示意图；

图5是本发明阵列基板的制造方法实施例的流程示意图；

图6a-6g是本发明阵列基板的制造方法实施例中阵列基板的工艺流程示意图；

图7是本发明阵列基板的制造方法实施例的VA模式的像素结构示意图；

图8是本发明阵列基板的制造方法实施例的IPS模式的像素结构示意图；

图9本发明液晶显示装置实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

参见图1和图2，本发明阵列基板实施例包括：

多条扫描线10；

多条数据线20，与多条扫描线10彼此交叉设置，从而定义出多个像素区域30；

多条辅助线段，其中，每条扫描线10和/或每条数据线20分别对应至少一条辅助线段，扫描线10和/或数据线20与对应的辅助线段电容耦合以降低扫描线10和/或数据线20上的信号延迟时间。

可选的，辅助线段包括第一辅助线段40和第二辅助线段50，其中，第一辅助线段40平行于数据线20，且与扫描线10设置在同一层中，每条数据线20对应一个像素区域内30的部分分别对应一条第一辅助线段40，且第一辅助线段40的长度小于数据线20对应一个像素区域30内的部分以使第一辅助线段40非重叠于扫描线10和数据线20的重叠部分；而第二辅助线段50平行于扫描线10，且与数据线20设置在同一层中，每条扫描线10中对应一个像素区域30内的部分分别对应一条第二辅助线段50，且第二辅助线段50的长度小于扫描线10对应一个像素区域30内的部分以使第二辅助线段50非重叠于扫描线10和数据线20的重叠部分。