[发明专利]跨时钟域异步FIFO及数据处理方法

权利要求书

1.跨时钟域异步FIFO，包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；

所述FIFO控制器包括读取加法器、读计数器、几乎空状态判断逻辑单元和空状态判断逻辑单元、写入加法器、写计数器、几乎满状态判断逻辑单元、满状态判断逻辑单元、第一比较器、第二比较器和第三比较器，

第一比较器的两个输入端分别连接第二参考点和读加法器，输出到几乎空状态判断逻辑单元；

第二比较器的两个输入端分别连接第一参考点和第二参考点，输出到空状态判断逻辑单元和满状态判断逻辑单元；

第三比较器的两个输入端分别连接第一参考点和写加法器，输出到几乎空状态判断逻辑单元；

第一参考点连接读计数器的输出端，第二参考点连接写计数器的输出端；

其特征在于：

在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，

在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，

在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，

在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。

2.跨时钟域异步FIFO数据处理方法，包括下述步骤：

A)检测RAM读地址并与几乎空偏移量相加，然后与RAM写地址比较，对比较结果作几乎空状态判断；

B)检测RAM读地址并与RAM写地址比较，对比较结果作空状态判断和满状态判断；

C)检测RAM写地址并与几乎满偏移量相加，然后与RAM读地址比较，对比较结果作几乎满状态判断；

其特征在于，上述步骤中，进行相加的数据皆是二进制数据，进行比较的数据皆是由二进制转为格雷码的数据。

3.如权利要求2所述的跨时钟域异步FIFO数据处理方法，其特征在于，

所述步骤A)为：检测二进制RAM读地址并与二进制几乎空偏移量相加，将相加的结果转换为格雷码，与由二进制RAM写地址转换而来的格雷码RAM写地址比较，对比较结果作几乎空状态判断；

所述步骤B)为：检测二进制RAM读地址并转换为格雷码RAM读地址，与二进制RAM写地址转换而来的格雷码RAM写地址比较，对比较结果作空状态判断和满状态判断；

所述步骤C)为：检测二进制RAM写地址并与二进制几乎满偏移量相加，将结果转换为格雷码，然后与由二进制RAM读地址转换而得的格雷码RAM读地址比较，对比较结果作几乎满状态判断。