[发明专利]一种基于GPS秒脉冲的2的幂次方倍频方法

说明书

本发明针对现有时钟生成方法设计复杂、占用资源多、存在时钟漂移和时延误差的问题，公开了一种基于GPS秒脉冲的2的幂次方倍频方法，属于数字信号处理领域。本发明通过所述二进制除法规则设计、以GPS秒脉冲测量本地晶振时钟漂移、将倍频累加寄存器的溢出位作为输出时钟等步骤，实现了GPS秒脉冲的2的幂次方倍频，本发明设计简单、易于实现、占用资源少，消除了本地晶振时钟漂移与除法器时延误差，使生成时钟信号的1秒以上长期精度与GPS秒脉冲精度一致，使生成时钟信号的1秒以内短期精度与消除时钟漂移后的本地时钟一致，提高了生成时钟信号的精度。本发明可用于为FPGA中各数字信号处理模块提供所需的时钟信号，可使系统简化设计、提高处理精度。

技术领域

本发明涉及倍频技术，具体涉及一种基于GPS(Global Position System，全球定位系统)秒脉冲的2的幂次方倍频方法，应用于基于FPGA(Field Programmable GateArray，现场可编程门阵列)的数字信号处理系统设计中，为FPGA中各数字信号处理模块提供所需的时钟信号。

背景技术

时钟信号是数字信号处理模块工作所必须的输入信号，通常是将晶体振荡器输出时钟进行处理以获得所需频率的时钟信号。近年来，工业界研发了各种时钟信号产生技术，主要是基于除法器实现，具体来说是利用除法器计算输入时钟频率与输出时钟频率的倍数关系，而后以此倍数关系确定参数，进而以此参数对输入时钟进行处理而获得所需频率的时钟信号。这种技术有三个主要的缺点，首先是本地晶振时钟频率不可避免的漂移将引起输出时钟频率的漂移；其次是使用除法器计算参数，将占用FPGA的大量片内资源且设计复杂；最后是除法器计算的延时将带来输出时钟频率的误差。GPS秒脉冲是精度很高的时钟信号，其精度能够满足大多数数字信号处理模块对时钟信号的精度需求，但其频率为固定的1Hz，无法被FPGA中各数字信号处理模块直接使用。因此，寻找一种设计简单、占用资源少、不存在时钟漂移和时延误差的基于GPS秒脉冲的时钟信号倍频产生方法具有十分重要的意义。

发明内容

本发明的目的是为解决目前基于除法器的时钟信号产生方法无法消除输入时钟漂移、设计复杂、占用FPGA大量资源、存在时延误差等问题，提供了一种基于GPS秒脉冲的2的幂次方倍频方法。该方法能够以高精度GPS秒脉冲为输入信号，产生GPS秒脉冲的2的幂次方倍频时钟信号，通过使用GPS秒脉冲测量本地高频晶振时钟信号的实际频率以消除晶振频率的漂移，利用左移即为二进制除法来实现倍频参数的计算，避免了使用除法器，使时钟信号产生方法简单、占用FPGA资源少且没有时延误差。

为实现上述发明目的，本发明采用如下技术方案：

一种基于GPS秒脉冲的2的幂次方倍频方法，该方法包括以下步骤：

步骤S1：CLK为倍频方法输出时钟，F_LOCAL为本地高频晶振时钟的频率；CLK频率的理论值是2的幂次方，通过对数运算确定其频率的理论值为2的M次幂；F_LOCAL除以CLK频率的商是实现倍频所需参数，将F_LOCAL以二进制表示，以F_LOCAL二进制表示形式的第1位至第M+1位作为商的小数部分B；以F_LOCAL二进制表示形式的第M+2位至最高位作为商的整数部分A；

步骤S2：设立本地晶振时钟频率计数寄存器CLK_LOCAL_1、CLK_LOCAL_2，CLK_LOCAL_1、CLK_LOCAL_2初始化为零；

步骤S3：在GPS秒脉冲第一次到来时，使用寄存器CLK_LOCAL_1开始对本地高频晶振时钟频率F_LOCAL进行累加计数，每次累加值为1，当以后每一次GPS秒脉冲到来时，用寄存器CLK_LOCAL_1的值减去寄存器CLK_LOCAL_2的值以获得本地高频晶振时钟频率F_LOCAL的测量值，而后将寄存器CLK_LOCAL_1的值存储到寄存器CLK_LOCAL_2中；

步骤S4：由F_LOCAL测量值计算步骤S1中所述商的整数部分A和步骤S1中所述商的小数部分B；